累加器
- 区块链跨域身份管理系统的优化
MB引入了单向累加器来验证身份的有效性，将身份验证的时间复杂度优化到恒定水平。此外，DCIMB还使用了联盟区块链系统，通过分布式共识保持了累加器状态的全局一致性和抗篡改性，提高了认证性能，保护了用户的隐私信息。2 系统设计2.1 概 述该文的核心工作是去中心化身份管理和跨域认证系统，设计目标是解决认证中心的单点故障问题，提高跨域认证场景下的认证性能。单一信任问题使得它不适合跨信任域身份验证场景，DCIMB使用DID来识别身份实体，以消除单点依赖。DID由统
计算机技术与发展 2023年2期2023-03-04
- 一种用于高速高精度锁相环的Sigma-Delta调制器设计
ta调制器中的累加器进行了优化与改进，设计了并行累加器Sigma-Delta调制器，使Sigma-Delta调制器的速度得到了大幅提升。1 系统结构及原理1.1 系统结构Sigma-Delta小数分频锁相环的系统结构如图1所示，主要由鉴频/鉴相器、电荷泵、低通滤波器、压控振荡器、多模分频器、Sigma-Delta调制器以及SPI寄存器配置模块组成[6-8]。通过SPI总线配置Delta- Sigma调制器的整数值INT、分子值NUM、分母值DEN以及相位微
电视技术 2022年8期2022-08-25
- 密码累加器研究进展及应用
0121)密码累加器能够高效地证明元素是否存在于集合中。具体来讲，首先将集合X={x1，…，xn}中的所有元素累加到累加器accX中，然后计算元素xi∈X的证据wi，最后利用证据wi和累加值accX来证明元素xi∈X。密码累加器与向量承诺[1-2]、零知识集合(ZK-sets)[3-4]等原语有紧密的联系，三者都能解决(非)成员验证的问题。但是，三者在验证内容、隐私性等方面存在一定的区别。向量承诺[1-2]针对有序集合(向量) 提供验证，即不仅能够证明元素
西安电子科技大学学报 2022年1期2022-04-26
- 基于格的高效通用累加器与被累加值的零知识证明
e[1]提出了累加器的概念。累加器是指将某个集合中的所有元素压缩成一个较短输出,并能够为所有被累加值生成其对应的成员关系证据,通过成员关系证据可以向他人证明被累加值的成员身份,故而用户可直接将其身份和成员关系证据发送给数据管理者,数据管理者再通过一个确定的检验算法来判定该用户的合法性,这样的过程大大缩减了权限管理中的验证时间。除此之外,累加器在数字签名、匿名凭证、范围证明、集合成员关系证明等领域也有相当多的应用场景。近二十年来,累加器的发展日新月异,功能性
信息安全学报 2021年4期2021-08-25
- 基于区块链和动态累加器的跨域认证方案
于区块链和动态累加器的跨域认证方案，通过将不同的CA加入到区块链中作为分布式信任中心，消除了传统CA中心化信任的弊端。通过利用智能合约构造动态累加器，避免了传统区块链跨域认证中证书的操作难题，提升了跨域认证效率，减少证书存储开销，实现证书的高效查询、注册和撤销操作。1 相关技术1.1 区块链技术区块链是一种去中心化的分布式不可篡改账本[11]，将数据按照时间先后顺序组合而成的块链式结构，依托密码学方式保证区块链的防篡改和不可伪造，通过共识机制将数据写入到区
计算机测量与控制 2021年8期2021-08-23
- 多通道实时伪码发生器的设计与实现*
地址和NCO 累加器的初值来控制输出码的相位，实现了高精度的可控相位输出。该码发生器可广泛应用于伪码滑动相关的扩频终端同步系统。1 工作原理1.1 Gold 码生成原理Gold 码是直扩序列扩频系统中常用的一种伪码，具有生成容易和相关性能好的优点[3]。Gold 码由两个相同级数的线性反馈移位寄存器所产生的相同长度的m序列经异或相加实现[4]。设Gold 码特征多项式为：式中，⊕为异或符号。Gold 码为周期性序列，其周期为2n-1，n为移位寄存器的阶数。
通信技术 2021年5期2021-05-20
- TigerGraph GSQL语言受认可
，并通过称为“累加器”的独特结构对其进行扩展。累加器允许用户更快地对关联数据集执行复杂的计算。TigerGraph 3.0中的可视化查询构建器功能允许用户使用累加器进行汇总，而无需编写代码。TigerGraph的累加器比SQL中的传统聚合函数更强大、更丰富。作为动态数据对象，通过MapReduce和Spark等并行处理技术，累加器已经成为现代图分析中不可或缺的组件。TigerGraph首席科学家兼杰出研究员Alin Deutsch博士在SIGMOD 202
中国信息化周报 2020年33期2020-09-13
- 一种面向公有链的轻量级可扩展技术
据；而基于通用累加器的承诺更新，删除操作需要进行大量的计算.3) 由于每个证明只对应1个承诺，当承诺更新后，会导致交易有效性证明过期无效.由于网络传输延迟过高，新发起的交易并不能得到及时地处理，交易过期将会成为一个常态问题.让用户频繁提交更新后的证明信息无疑会增加用户使用的负担.基于3个挑战的问题，构建一种可扩展的轻量级区块链，不仅具有较高的系统吞吐率，同时让所有节点只需利用少量的存储资源(包括磁盘和内存)，便可以独立验证和打包交易，成为了加密货币领域一个
计算机研究与发展 2020年7期2020-07-18
- 一种级联型小数分频调制电路的设计实现
器一般使用相位累加器实现，如图2(b)所示。图中，M为累加器的模（M=2n，n为累加器字长）。C为累加器溢出值，R为累加器余数。图1：小数分频锁相环的结构框图图2：一阶调制电路及相位累加器上述一阶调制电路的差分方程可表示为：因此，一阶相位累加器可以作为一阶调制电路的实现基本单元，并通过级联，实现高阶调制电路。表1：不同分频比下调制电路输出结果分析图3：三阶级联型调制电路图4：调制电路的VCX仿真结果3 三阶级联型调制电路通过优化设计，本文实现的三阶级联型调
电子技术与软件工程 2020年3期2020-06-11
- 简析80C51单片机的数据传送类指令
目的字节可以是累加器A、寄存器Rn或Ri、片内RAM单元地址及SFR地址direct。源字节中除了上述4类以外，8位立即数#data也可以作为源字节。以目的字节为准，将8位传送指令分成4类。1.1 以累加器A为目的字节以累加器A为目的操作数的指令使用最频繁，其指令可以构造成以下4种，如：MOV A,Rn;MOV A,direct;MOV A,@Ri;MOV A,#data;累加器A作为目的字节，执行后源字节即可送入累加器A。1.2 以Rn为目的由于目的字节
通信电源技术 2020年9期2020-01-08
- 试论基于单片机的DDS算法的实现
调节，使用相位累加器在波形存储器内对频率加以控制，经过D/A转换器以及滤波器，形成波形的输出。如AD9850 DDS芯片，其单电源工作使用3.3V或者5V，接口简单，可以允许八位并行口或者串行口实现频率和调制数据的装载。使用高性能转换器和比较器，可以让正弦波、方波得到输出。芯片的最高工作时钟为125MHz，在该时钟下频率控制字可以达到0.0291Hz的分辨率。调相控制字为5位，让相位调制功能得到实现，频率转换速度可以达到2.3*107次/s。该芯片的功率较
网络安全技术与应用 2019年11期2019-12-23
- 基于DDS技术的脉冲涡流检测激励源研制
参考时钟、相位累加器、波形存储器、数模转换器和低通滤波器组成[4]。其中，fc为参考时钟；K为频率控制字；N为相位累加器的位数，其决定了输出信号的频率分辨率；A为波形储存器的地址位数，决定波形存储器的存储深度；D为波形存储器的数据位字长及DAC的位数，决定了幅值分辨率；fo为输出信号频率。图2 DDS功能结构图DDS开始工作之后，在fc作用下，相位累加器将频率控制字K与上一次累加结构进行累加保存，其输出为二进制相位码，用于对波形存储器的寻址，在溢出之前，相
仪表技术与传感器 2019年8期2019-09-10
- 基于FPGA的DDFS信号发生器设计
FS主要由相位累加器、波形存储器、D/A转换器、低通滤波器组成[4]。相位累加器由N位加法器和N位寄存器构成。在系统时钟作用下,相位累加器中的加法器将频率控制字与累加寄存器输出的相位数据进行累加，并将得到的相位数据输入累加器的输入端，以便在每一个时钟到来时与频率控制字线性累加。相位累加器根据得到的相位码对波形存储器进行寻址，经查找表找出波形存储器里的波形采样值。输出的数字信号经过D/A转换器转换为模拟信号。DAC输出信号实际上是阶梯模拟信号,需在D/A转换
自动化仪表 2019年2期2019-05-16
- 基于动态累加器的去中心化加密搜索方案
汪漪基于动态累加器的去中心化加密搜索方案张琰1,2，王瑾璠1,2，齐竹云2，杨镕玮1,2，汪漪1,2（1. 南方科技大学未来网络研究院，广东 深圳 518055； 2. 鹏城实验室网络通信研究中心，广东 深圳 518055）近年来区块链技术取得广泛关注，涌现出众多基于区块链技术的新型应用，其中以StorJ、Filecoin为代表的去中心化存储应用取得了较好的市场反响。对比传统中心化存储，去中心化存储为用户提供了全新的数据存储思路，令用户在获得更好的服务伸
网络与信息安全学报 2019年2期2019-04-22
- 基于实时计算的雷达波形发生器
用32 bit累加器，支持高达400 MHz的波形输出[5]，AD9914支持输出的最高点频可达[6]1.5 GHz。但是，这类方法受限于DDS 芯片本身的参数限制，工作频率不够高，无法适应新型复杂波形的需求。而使用通用高速DA 加FPGA 实现DDS 功能的架构具有更强的可编程能力，使用灵活方便，越来越多地被采用。文献[7]采用直接存储方式将波形预先生成好并进行预存，这种方式理论上可以产生任意复杂波形且不存在失真，但是当波形时宽较大时占用存储资源过多，而
现代电子技术 2019年7期2019-04-13
- 单片机的中断现场保护
寄存器，特别是累加器、状态寄存器等等，中断服务程序是属于一种处理突发性事件的程序，在正常运行程序任意时刻都可以插入进来的程序。所以，在进入中断程序时，可能累加器保存着数据，这时中断程序也要用累加器，如果不保存，到退出中断时，原来的数据已经变了，这样就不知会发生什么状况了。本文以义隆电子EM78P451型号单片机为例，说明中断现场保护实现的方法。在EM78P451的硬件结构中，有3个很重要的特殊功能寄存器，分别为：（1）累加器A。用于内部数据传输。（2）状态
电子技术与软件工程 2018年8期2018-12-25
- 基于DDS技术的多功能信号源设计
位控制字，相位累加器，查询表、DA转换器和LPF构成[11-12]。参考时钟由高稳定度晶体振荡器或时钟源产生，作用是控制DDS各组成电路同步协调工作；相位累加器由加法器和相位寄存器组成，相位累加器是DDS系统中最重要的，其类似一个计数器，在参考时钟控制下，对频率控制字进行连续线性相位累加，合成信号的相位即相位累加器输出数据，DDS输出信号频率即相位累加器溢出频率；正弦查询表是一个可编程只读存储器，用于存储一周期的波形幅值；相位控制字控制输出信号初始相位，把
西昌学院学报（自然科学版） 2018年3期2018-10-19
- 核磁共振测井仪高压发射控制时序设计与应用
控制字改变相位累加器的累加速度,得到不同相位累加值,再取样不同的相位累加值作为地址,对存储波形ROM进行寻址,得到与相位累加值对应的幅度序列,经D/A转换器进行数模转换,利用低通滤波器进行高频滤波处理,即可产生所需频率的波形信号。由于核磁共振测井仪工作频率一般为500～800 kHz,DDS输出的最高频率不能超过时钟频率的40%,时钟频率设为22.5 MHz,能够满足核磁共振测井仪工作频率要求。频率控制字K由相位累加器的位数n、时钟频率fc和合成输出信号频
测井技术 2018年3期2018-07-10
- 面向心电信号的低功耗压缩感知电路设计*
据，确定电路中累加器的位数即压缩数据的位数，避免使用冗余寄存器，以减少电路功耗、提高数据的CF，降低了发射模块的功耗。采用贝叶斯学习算法[9]对压缩数据进行重构以验证所设计电路的功能。1 基于CS系统框架在CS理论中[10]，用一个M×N维观测矩阵Φ将待压缩的N维心电信号f投影到一个低维的测量空间上，得到压缩后的M维压缩信号y(M≪N)y=Φf=ΦΨx=ACSx(1)式中Ψ为稀疏基；x为f在稀疏基下的稀疏表示，ACS=ΦΨ称为CS矩阵。由于M≪N，式(1)
传感器与微系统 2018年6期2018-06-05
- 基于FPGA精插补方法改进
同步时钟将脉冲累加器Sum清零，在以后的每个FPGA时钟将累加器的值加上插补周期需要输出的脉冲数Pulse，然后判断累加器的值是否超出插补周期内FPGA的时钟周期数Clocks/ 2，若是则产生一个脉冲的上升沿，如果累加器的值超出Clocks，则产生一个下降沿输出，同时将Sum值减去Clocks。这样在一个插补周期内累加器的累加值每次累加Pulse，共计累加了Clocks次，在不考虑溢出的情况下总的累加值为Sum=Pulse×Clocks(2)由此可以算出
制造技术与机床 2018年5期2018-06-02
- DDS杂散的分析与仿真
钟到来时，相位累加器就会结合频率指定的输入数据进行有规律的累加操作，然后再将累加的结果作为正弦波波形存储器的地址输入，这一操作即是将相位信息变化成数字幅度信息的过程。存储器的输出信息作为数模转换器(DAC)的输入信号，即可将数字化的信号转换成模拟信号，再经由低通滤波器除去高频噪声信号，从而得到尽可能纯净的正弦波信号。图1 DDS基本原理结构若累加器以K点为步长，正弦波存储器的位数为N，则产生的信号频率和周期分别为：fo=K·fc/2N(1)To=Tc·2N
舰船电子对抗 2018年1期2018-05-04
- Fpga的信号发生器设计原理
件电路一般分为累加器，rom查找表，外围电路包括高速DAC转换模块和低通滤波器，其中的关键主要是关于ROM的地址产生，从而查找出相应的值。最后产生的正弦波形完全满足开始设定的频率，而且精度高，可操作性强。关键词：FPGA ；累加器 ； ROM查找表 ；外围电路引言：现代通信技术迅速发展，在许多医学、工业、科研等众多领域，都需要信号产生满足需要的信号，如正弦波、三角波、锯齿波等。现在用传统上用振荡器产生的正弦波形不灵活，所以现在来阐述一种基于Fpga 快速产
科学与财富 2018年33期2018-01-02
- 用FPGA实现仪表用DDS信号源的ASIC设计*
。它主要由相位累加器、相位寄存器、 加法器、正弦查找表、D/A转换器及滤波电路构成[8]。每来一个时钟信号，相位累加器中的值便与频率控制字M相加，得到当前的相位值(ROM地址)。如果记数大于2N，则自动溢出；LUT(查找表)是一个波形幅度量化数据存储器(ROM), 实现相位到幅度的转换。相位累加器的输出作为LUT的地址, LUT根据相位累加器的输出(地址)读出幅度信号, 送到D /A转换器中转换为模拟量, 最后通过滤波器输出一个平滑的模拟信号。频率控制字越
单片机与嵌入式系统应用 2017年11期2017-11-24
- 浅谈VB循环程序中变量设置的教学设计
——多种方法求解麦子数目
置2.程序清单累加器为：0，计数器为第一项的值：1（二）算法设计二在上述算法一的设计中，我们考虑到了每一个格子中的麦粒数目是成等比级数的递增，但是，同时我们也考虑到对于前后格子中的麦粒数目的表达式中，等比级数的指数是一个等差数列。1.程序清单一：累加器为0：S=0计数器为1：I=12.程序清单二：累加器为0：S=0计数器为0：I=03.程序清单三：累加器为1：S=1计数器为0：I=04.程序清单四：累加器为1：S=1计数器为1：I=1三、结束语综上所述，循
卫星电视与宽带多媒体 2017年11期2017-06-20
- 基于霍夫变换的工位点识别算法设计与实现
的方法，用二维累加器替代复杂的三维累加器，从而降低了时间复杂度和空间复杂度，提高了算法的效率。实验结果表明，本算法能够准确的定位PCB板的工位点，可以较好的运用在插件机器人的插件过程中。关键词：视觉定位；累加器；霍夫变换；图像金字塔中图分类号：TP391.41 文献标识码：A 文章编号：2095-1302（2016）08-00-040 引 言插件机利用机器视觉技术将一些有规则的电子元器件自动标准地插装在印制电路板导电通孔内的机械设备中[1]。工位点识别算法
物联网技术 2016年8期2016-12-02
- 基于单片机的低频信号发生器的设计
中主要包括相位累加器、正弦计算器、数模转换器和低通滤波器[2]。相位累加器根据频率控制寄存器装载的用户输入的频率控制码在每个时钟周期内进行相位累加，得到一个相位值；正弦计算器则对该相位值计算数字化正弦波幅度（芯片一般通过查表得到）。DDS芯片输出的一般是数字化的正弦波，因此还需经过高速D/A转换器和低通滤波器才能得到一个可用的模拟频率信号。DDS技术产生正弦信号波形原理图如图2.1所示[3]。DDS的工作过程为：在时钟FC的作用下，相位累加器对频率控制字F
电子制作 2016年20期2016-04-18
- 基于FPGA的并行DDS结构设计∗
的结构,在相位累加器中结合了流水线结构,相幅转换过程中将相位分为粗调和细调两个部分,粗调仍用ROM实现,细调则利用角度旋转的方法迭代。这样,在提高输出频率、保证无杂散动态范围的同时也扩大了频谱宽度。1 基本原理DDS具体结构如图1所示,包括相位累加器(PA)、相幅转化器(SCMF)、数模转换器(DAC)和低通滤波器(LPF)。N位相位累加器是由加法器和寄存器组成,频率控制字K控制每次加法器步长,当其和大于2N时溢出,完成一个周期。相幅转换器最初是利用查找表
雷达科学与技术 2016年2期2016-01-10
- 用于时间延迟积分型图像传感器的流水采样列级运放共享累加器*
样列级运放共享累加器*夏 雨,姚素英,聂凯明,徐江涛*(天津大学电子信息工程学院,天津 300072)提出了一种适用于TDI-CIS(时间延迟积分CMOS图像传感器)的模拟域流水采样列级运放共享累加器结构。提出的这种模拟累加器结构应用流水采样结构在不改变运放速率的前提下,将累加器的速率提升为传统累加器的2倍;采用积分电容列运放共享技术将n级TDI-CIS所需的运放个数减少至采用传统累加器所需个数的1/n。分析了流水采样累加器结构的原理以及输出噪声。使用标准
传感技术学报 2015年3期2015-05-08
- 基于DDS芯片AD9852的雷达回波模拟器设计
字K来改变相位累加器(位数为N)的相位累加速度，然后在固定时钟的控制下取样，取样得到的相位值(取相位累加器的高M位)通过相位幅度(ROM查询表法［2］，即在ROM中存放不同相位对应的幅度序列，然后相位累加器的输出对其寻址)。转换得到相位值对应的幅度序列，幅度序列通过数模转换及低通滤波得到余弦波输出［3］。DDS原理如图1所示。图1 DDS原理图DDS的核心是相位累加器，它由一个N位相位加法器和一个N位相位寄存器组成。每生成一个时钟脉冲(频率为fc)，加法器
电子科技 2014年3期2014-12-18
- 基于FPGA的信号发生器在分频器检测上的应用
频率控制字，即累加器模块每次累加的步进值；fc为外部参考时钟信号的频率；N为相位累加器位数，当累加器位数为N时，可以读取2N个存储单元中的数据，此时一个正弦波的一个周期最多可以划分成2N个抽样点。FPGA输出的正弦波频率f=Fcw×fc/2N，根据此公式可计算出所需频率正弦波的频率控制字大小、按键显示所选正弦波频率和数码管显示正弦波频率。正弦波信号产生模块由移位寄存器、累加器模块和正弦波查找模块构成。通过正弦波产生模块产生正弦波的数字量，再经过AD转换得到
化工自动化及仪表 2014年2期2014-08-02
- 基于FPGA的任意波形发生器设计探究
结构原理图相位累加器是 DDS技术的核心，它的作用就和一个计数器相似，当一个时钟信号到来，就可以使相位累加器的输出得到增加，增加的是一个步长的相位增加量，如图1，频率控制字决定了相位增加量的大小.在储存器中有通过数据表形式保存的信号波形相位，它包含着相位信息，也就是待产生信号的一个周期的幅度.相位累加器中输出信号的信息可以从数据表中读出，这种信息是当前相位累加器输出信号相位值对应的幅度数据，并将这种数据通过DAC的转换功能变成模拟信号波形进行输出，相位累加
赤峰学院学报·自然科学版 2014年15期2014-07-19
- 基于DDS技术的Loran-C信号源的杂散信号抑制的分析与实现
基准时钟、频率累加器、相位累加器、幅度/相位转换电路、D/A转换器和低通滤波器（LPF）。在每一个时钟周期，频率累加器对输入信号进行累加运算，产生频率控制数据。相位累加器由位全加器和位累加寄存器级联而成，对代表频率的二进制码进行累加运算，通过反馈电路，产生累加结果。位相位累加器与其反馈值进行累加，将其结果输出的高位数据作为波形存储器（ROM）的相位取样地址，这样就可把存储在波形存储器内的波形抽样值（二进制编码）经查找表查出，完成相位到幅值转换，读出的波形数
时间频率学报 2014年1期2014-06-21
- 基于DDS技术相位可调的低频信号源硬件实现
，主要包括相位累加器和波形查找表.以单片机为控制芯片，产生频率控制字和相位控制字传送给CPLD，可大幅减轻对单片机速度的要求.DDS；单片机；CPLD；低频信号源；相位调节1 引言在科学研究、生产实践中，常常需要产生稳定的重复波形，如正弦波或者方波.在许多情况下，要求产生波形的频率稳定，能够准确调节，还要求能够产生多路输出信号，这些信号之间的相位保持确定的关系[1].目前使用的信号发生器绝大部分都是由模拟电路构成，这会使频率达数百兆赫兹，在高频范围内其频率
赤峰学院学报·自然科学版 2014年4期2014-04-19
- 虚拟小信号高速采集＆数据累加器系统设计
高速采集＆数据累加器应用在分布式光纤传感器系统中，是其重要的数据采集处理设备.1 硬件电路设计虚拟小信号高速采集＆数据累加器是基于虚拟仪器设计原理，利用计算机的控制接口实现数据采集管理与控制，系统由电路设计和计算机软件设计两部分组成.电路设计分三部分即：模拟前置电路与AD转换电路、可编程逻辑控制电路、计算机接口电路.虚拟小信号高速采集＆数据累加器电路设计原理框图如图1所示.图1 原理框图1.1 模拟前置电路与AD转换电路模拟前置电路与AD转换电路如图2所示
赤峰学院学报·自然科学版 2013年24期2013-08-06
- 一种基于虚拟仪器技术的任意波形发生器
基准时钟、相位累加器、波形存储器、D/A转换器和低通滤波器(LPF)[3]。每来一个时钟脉冲fclk，就送入相位累加器一个频率控制字X。相位累加器包括一个N位加法器和一个累加寄存器，N位加法器将频率控制字X与相位累加寄存器寄存输出的累加相位数据相加，把X与反馈的累加器输出端的相位数据之和再次送至累加寄存器的输入端。而相位累加器模块中的累加寄存器在上一系统时钟信号周期作用下一方面将已经存储在寄存器中的相位数据反馈到相位累加器中加法器的其中一个输入端，以便加法
网络安全与数据管理 2013年18期2013-03-11
- 一种新型delta-sigma小数分频器的FPGA实现
结构与一级相位累加器的数学模型是一致的，因此可以用一级累加器来实现单环△-∑调制器，累加器模型如图2所示。图2 一级累加器模型令累加器位数为 n bit，同理，f（k）表示分频比的小数部分，y（k）为累加器溢出值，溢出为1，否则为0，e（k）为累加值。 一级相位累加器作为单环 △-∑调制器对其自身量化误差e（k）具有一定的滤波作用，但十分有限，通常会采用高阶MASH结构以克服量化误差。MASH1-2-1结构是在三级MASH结构的基础上加以改进的结构，量化器
网络安全与数据管理 2013年5期2013-02-21
- 基于CORDIC算法的高速ODDFS电路设计
FS电路由相位累加器、相位加法器、相位幅值转化器、CORDIC处理单元4个基本模块构成，结构如图3所示。图3 ODDFS电路结构图Fig.3 Structure diagram of ODDFScircuit相位累加器是ODDFS电路的核心，在参考时钟作用下对频率控制字不断进行线性累加，当累加器输出溢出时，就完成一个周期。累加器的输出数据代表了正余弦曲线的相位。相位加法器通过改变相位控制字可以控制输出信号的相位，相位累加器的输出与相位控制字的代数和作为相位
电子设计工程 2013年2期2013-01-18
- 基于FPGA的DDS设计与实现
参考时钟、相位累加器、相位调制器、波形查找表、D/A转换器以及低通滤波器（LPF）组成。DDS的原理如图1。图1 DDS的原理图其中K为频率控制字，P为相位控制字，W为波形控制字。设参考时钟频率为fc，相位累加器的字长为N，相位调制器的字长、波形ROM查找表以及D/A转换器的字长为M，N位相位累加器在参考时钟CLK作用下，频率控制字K累加，溢出后截断高M位与相位控制字P相累加，累加结果作为波形ROM查找表的输入地址，对波形进行寻址。ROM的输出幅度码经过D
铁路计算机应用 2012年3期2012-11-29
- 一种新型的数字积分圆弧插补方法的研究*
由函数寄存器、累加器（余数寄存器）和与门组成。其工作过程为每隔时间t发出1个脉冲，与门打开1次，将函数寄存器中的函数值送累加器中累加1次，当累加和超过累加器的容量时，便发出溢出脉冲，这样累加过程中产生的溢出脉冲总数就是所求的积分值。插补器控制刀具以1个脉冲为单位向前前进。脉冲插补法的计算简单，用加减法即可实现，每个插补循环占用时间短。可以实现1次、2次、甚至是高次曲线的插补（只要曲线的切线方向容易求得，就可利用该方法进行插补），也可实现多坐标联动控制。但是
制造技术与机床 2012年5期2012-10-23
- 基于FPGA的直接数字频率合成器设计
要实现的是相位累加器和波形存储器的功能。DDS模块主要是由相位累加器、波形存储器ROM、数/模转换器DAC和低通滤波器组成［4］。2 接口电路的设计接口电路的设计就是使用增强性并口(EPP)［5］所提供的 nWrite、nDstrobe 和 nAstrobe 控制信号线，进行一定的组合逻辑产生计算机所需要的应答信号nWait，以及按照系统设计的要求，组合出数据写信号 DWR和地址写信号 AWR。总线收发器74LS245的DIR信号线是由 nWrite来控制
电气电子教学学报 2012年5期2012-08-16
- 基于FPGA的高精度数字移相信号发生器的设计
DS主要由相位累加器、波形查找表ROM、D/A转化器和低通滤波器等部件组成，其原理框图如图1所示。图中，相位累加器在系统时钟的控制下以步长K作线性累加，其输出端可对波形查找表ROM寻址，波形查找表输出相应的波形数据，然后波形数据依次经过数模转换器和低通滤波器，最后输出平滑连续的波形。设相位累加器的字长为N，频率控制字为K，系统的时钟频率为fc，则DDS系统输出波形的频率fout为：频率分辨率Vf为：当系统时钟频率fc固定不变时，DDS的频率分辨率Vf完全由
网络安全与数据管理 2012年18期2012-08-15
- C54x系列DSP的快速双精度平均算法实现
有两个40位的累加器，分别称为A和B。两个累加器都支持双精度指令。C54x系列DSP累加器A和B框图[2]如图1所示。图1 DSP累加器A和B框图16位DSP累加器装载的临时数据如果数值大于0xFFFFFFFF，就会产生溢出错误;而16位DSP存储器装载的数据如果数值大于0xFFFF，就会产生溢出错误[3]。以往基于DSP处理器SUBC指令的多字除法算法大多采用若干单字除法组合的方法[4]，操作比较繁杂，没有利用SUBC指令支持双精度除法的功能。笔者分两步
武汉理工大学学报（信息与管理工程版） 2012年2期2012-08-01
- 基于FPGA的数字频率合成器设计与实现
基准时钟、频率累加器、相位累加器、幅度/相位转换电路、D/A转换器和LPF(Low Phase Filter，低通滤波器)。DDS的具体工作过程如图1所示。N位相位累加器由N位加法器和N位累加寄存器组成。每来一个时钟脉冲，N位加法器将频率控制字K与N位累加寄存器输出的累加相位数据相加，并把相加后的结果送至累加寄存器的输入端。累加寄存器一方面将上一时钟周期作用后所产生的新的相位数据反馈到加法器的输入端，使加法器在下一时钟的作用下继续与频率控制字K相加;另一方
山西电子技术 2012年2期2012-07-17
- 基于FPGA的DDS IP核设计
组成部分。相位累加器包含一个加法器和一个相位寄存器，每来一个时钟脉冲，加法器就将频率控制字与相位寄存器中的数据相加。相位寄存器可以将加法器在上一个时钟作用后产生的新相位数据反馈到加法器的输入端，使加法器在下一个时钟的作用下继续将相位数据与频率控制字相加。这样，相位累加器在参考时钟的作用下进行线性相位累加。当相位累加器达到上限时，就会产生一次溢出，完成一个周期性的动作，这个周期就是合成信号的一个周期，累加器的溢出频率也就是DDS的合成信号频率。相位控制字用来
电子设计工程 2012年5期2012-07-13
- 基于FPGA的直接数字频率合成器的优化设计
于流水线结构的累加器和基于波形对称的ROM优化设计，并在开发软件Quartus II上仿真，验证了优化设计的正确性。不仅提高了系统的运算速度，而且也节省了硬件资源。FPGA；DDS；流水线结构；仿真1.引言随着科技的飞速发展，对信号发生器的要求越来越高，传统分立式模拟电路来难满足[1]。直接数字频率合成法（Direct Digital Frequency Synthesis简称DDFS或DDS）具有频率稳定度高、分辨率高、切换时间短、相位变化连续、易于实现
电子世界 2012年18期2012-07-12
- 用查表法实现数控振荡器的ASIC设计
控制字寄存器、累加器、加法器、锁存器等。3.2 设计实例3.2.1 功能框图该电路可以在WRN、CSN及ADDR总线的控制下，将DATA总线上的数据置入48位数据缓冲器中，在LDSTB下降沿的时候通过CLOCK将缓冲器中的数据每4位为1个单位，分12个节拍锁入锁存器中，累加器每次将最新的结果和锁存器中的数据相加，输出最高的13位结果，然后根据电路外部SIN和TWO两个控制线的状态输出相应数字格式的正余弦波。图2 48位NCO的功能框图3.2.2 频率控制字
电子与封装 2012年8期2012-07-02
- 宽带DDS设计与实现
率加法器、相位累加器、相位加法器、相位／幅度转化器、数／模（D／A）转换器和滤波器组成。原理框图如图1所示。频率加法器对频率控制字K0和频率调谐字ΔK进行加法运算。当ΔK＝0时，产生单点频信号；当△K≠0时，频率加法器用来实现各种频率调制功能。频率控制字K和基准时钟信号决定DDS的输出频率，如下式所示：图1 DDS原理框图式中：FOUT为输出信号的频率；L为相位累加器的位数；K为L位频率控制字；FCLKIN为基准时钟频率。相位累加器由加法器和寄存器组成，它
舰船电子对抗 2012年4期2012-04-26
- 基于FPGA的DDS波形信号发生器的设计
ator）相位累加器与1 DDS功能模块实现图1 系统功能框图Fig.1 Function structure diagram of DDSPAC（phase-to-amplitude converter）相幅转换器组成。PA在每个时钟采样点增加一定的频率控制值输出相位控制字。PAC使用PA输出的相位控制字索引波形查找表，输出对应采样点的幅度值。根据DDS的组成及工作原理，通过FPGA实现的DDS功能框图如图2所示。其中K为频率控制字、P为相位控制字、fc
电子设计工程 2012年24期2012-01-18
- TDI型CMOS图像传感器时序控制设计与实现*
题。像素阵列和累加器的配合时序、列级ADC的控制时序、I2C总线的参数控制与模拟部分结合可完成多级长线阵TDI CMOS图像传感器的设计。1 工作原理TDI CMOS图像传感器架构示意图如图1所示，以面阵实现线阵扫描的功能，通过沿扫描方向的行滚筒式曝光方式(along-track-rolling)，有源像素输出信号经过像素内源极跟随器驱动累加器，信号经过128次累加后输出给列级ADC，并量化输出，相关控制信号通过I2C进行控制和输出。图1 系统架构示意图2
传感技术学报 2011年12期2011-10-20
- 基于DDS的正弦波信号发生器的设计★
DDS是以相位累加器为核心的,它由一个N位字长的二进制加法器和一个N位寄存器组成,作用是对频率转换字(w )进行线性累加; 正弦查找表中所对应的是一张函数波形查寻表, 对应不同的相位码址输出不同的幅度编码。相位累加器累加输出的序列对查找表寻址,得到一系列离散的幅度编码。该幅度编码经D/A转换后得到对应的阶梯波,最后经低通滤波器平滑后可得到所需的模拟波形。相位累加器在基准时钟的作用下,进行线性相位累加, 当相位累加器加满时就会产生一次溢出,这样就完成了一个周
电子测试 2011年8期2011-08-07
- 带有小数补偿的低频数控振荡器及其基于FPGA的实现
响，提出在相位累加器中加入小数部分补偿，以使降低信号频率门限值和提高输出的准确性。最后采用FPGA（现场可编程门阵列）实现了带有小数补偿的NCO，在兼顾硬件资源的同时优化了系统性能，另外通过仿真验证了这种方法的可行性。数控振荡器（NCO）；查找表；杂散特性；频率控制字；现场可编程门阵列（FPGA）数控振荡器（NCO）的目标就是产生一个理想的正弦波，更确切地说是产生一定范围内频率可变的正弦波。NCO是直接数字频率合成不可缺少的模块，在软件无线电中起着重要的作
时间频率学报 2011年2期2011-06-30
- 基于DDS的励磁恒流源设计
基本部件:相位累加器;相位－幅度变换器，即正弦查表ROM;D/A转换器和适当的滤波器等滤波器［2］。相位累加器是DDS系统的核心是相位累加器，它由一个加法器和一个相位寄存器组成，相位累加器在参考时钟的作用下，按频率控制字为步长不断累积，累加结果产生递增的传递给正弦查表ROM。正弦查询表中存储了一个周期正弦波在各相位点对应数字幅度信息。由于相位累加器的输出连接在波形存储器(ROM)的地址线上，因此其输出的改变就相当于进行查表。这样就可把存储在波形存储器内的波
电子科技 2011年6期2011-04-23
- 一种基于中点画圆算法的改进Hough变换检测圆方法
变换；圆检测；累加器投票直线、圆（圆弧）及椭圆等平面曲线是构成机械零件图像的主要元素。在机械零件二维几何特征检测工作中，首先要进行机械零件图像的边缘检测，在获取图像边缘离散点信息后，再进行直线、圆（圆弧）、椭圆或其它平面曲线等几何特征的检测。其中，圆形特征检测无疑是机械零件二维几何特征检测的重要内容。Hough变换是目前应用较为广泛的圆检测方法，该方法最大特点是可靠性高，在噪声、变形、甚至部分区域丢失的状态下仍能取得理想的结果[1]，但直接采用Hough变
图学学报 2010年6期2010-09-25
- 基于FPGA的正弦信号发生器设计
溢出的L位相位累加器产生正弦函数的相位变量。相位累加器每溢出一次，就代表正弦波形的一个周期。相位累加器输入的频率控制字Fin控制生成的正弦波形的频率，累加器的瞬时相位输出作为ROM表的地址。ROM表是存有正弦采样值的存储器。图4 传统的DDS结构基于传统 DDS算法，Fin=80 MHz时，为获得 10 MHz高频信号，则相位累加器字长为3，ROM表至少存有8个采样点；为获得10 Hz低频信号，相位累加器字长应满足 0.8×107=2L，ROM表的容量应为
网络安全与数据管理 2010年12期2010-08-08
- FPGA实现的任意波形发生器的设计
控制部分、相位累加器、波形RAM几个模块来叙述任意波形发生器的实现。1.1 控制部分这个部分主要是要解决DDS模块与单片机的接口问题。在FPGA的实现中，主要设计了2个模块，一个是输入寄存器模块，为了接收单片机写入的频率控制字。另外一个是地址分配模块，这样单片机就可以通过不同的地址来选通FPGA各个模块工作。设计中DDS采用了32位的相位累加器。这样对于一个频率控制字，单片机要分4次分别写入4个字节；基于这样的要求，设计了输入寄存器模块如图2，这个部分主要
电子设计工程 2010年10期2010-06-05
- FPGA在雷达信号模拟器中的应用
理DDS由相位累加器、只读存储器（ROM）、数模转换器（DAC）和低通滤波器（LPF）组成。DDS的关键部分是相幅转换部分，根据相幅转换方式的不同，DDS大致可分为两大类：(1)ROM查询表法。ROM中存储有不同相位对应的幅度值,相位累加器输出对应的幅度序列，实现相幅转换；(2)计算法。对相位累加器输出的相位值通过数学计算的方法得到对应的幅度值,实现相幅转换，这里的计算方法有抛物线近似法、CORDIC法等。对于查询表法，ROM里存储了2N个点 (一个周期)
网络安全与数据管理 2010年6期2010-05-14
- 基于FPGA的数控振荡器设计*
器主要是由相位累加器和波形数据产生器两部分组成。其结构图如图1所示。图1 NCO结构框图1)相位累加器是NCO的核心,用于实现相位的累加并存储累加结果。它由两个N位加法器和一个N位相位寄存器组成。工作过程如下:当一个时钟脉冲到来时,加法器将上个时钟周期内寄存器所寄存的值与输入参数K相加,其和存入寄存器作为相位加法器的当前相位值输出,若当前相位加法器的值为Σn,经过一个时钟周期后变为Σn+1,则满足[1]:其中,Σ0为相位加法器的初始相位值。相位寄存器输出值
舰船电子工程 2010年4期2010-04-26
- 基于FPGA的并行扫频DDS的实现
，其主要由频率累加器、相位累加器、相-幅转换器、DAC及相应的滤波器（低通或带通）组成。DDS的工作原理为：对于一个给定的系统工作时钟fC相位累加器在每一个时钟上升沿与频率控制字(K)累加一次，当累加器完成2N(N为累加器的长度)次运算后，相位累加器相当于做了一次模余运算。正弦查找表在每一个时钟周期内，根据送给ROM的地址取出存储在ROM表中与该地址对应的正弦幅值，最后将该值送给DAC与LPF实现量化幅值到一个纯净的正弦信号间的转换，同时正弦信号的相位及幅
科技传播 2010年13期2010-01-09
- 可调小数分频合成器曲
锁相环小数分频累加器中图分类号:TN91文献标识码:A小数分频频率合成技术是20世纪70年代后期发展起来的一种新型合成技术。它能够协调高工作频率和小频率间隔之间的矛盾,并且具有输出噪声低,抑制寄生边带干扰能力强等优点,因而应用范围很广。例如在数字移动通信系统的设计过程中,经常采用跳频方法来提高通信系统的抗干扰、抗多径衰落能力。因而要求快速跳频系统中的超快速跳频PLL能够在几十微秒(%es)内稳定到所要求的相位和频率。为达到此要求可采用由两个小数分频频率合成
科教导刊 2009年36期2009-07-05
- 基于FPGA的直接数字频率合成器的设计
基本框图。相位累加器在时钟fc的控制下以步长FCW作累加,输出数字线性相位序列和相位控制字P相加后对相位-幅度转换器寻址,相位-幅度转换器输出相应的正弦离散序列经DAC将其转化为阶梯模拟电压波,最后由LPF将其平滑为连续的正弦信号。图1DDS的基本框图三、FPGA上实现的直接数字频率合成电路(一)相位累加器。相位累加器由N位加法器与N位累加寄存器级联构成。为了提高系统的工作速度,累加器采有流水线结构。本系统在Quartus II中调lpm_add_sub和
新媒体研究 2009年23期2009-07-01