小型化宽带细步进频率合成器设计

王文凯

（西南电子技术研究所，四川成都 610036）

在超外差体制通信侦察系统中，宽频带、细步进、低杂散频率合成器在系统应用中是必不可少的组成部分，得到了广泛应用并被提出了越来越高的要求。在通常的多环设计方案中，DDS+PLL 的实现方案得到了广泛应用，其中DDS 提供细步进频率，与PLL 产生的宽带信号进行混频，经过滤波后输出，以实现宽带细步进频率合成器的设计。该方案通常需要3 个甚至3 个以上锁相环实现，在现实应用中较难实现小型化、轻量化设计，且由于DDS 自身功耗高而导致系统功耗较大[1-3]。故文中提出了一种通过改变副环输出频率作为主环的参考信号，通过使用鉴相频率原理环路带宽转折点，并合理避开Delta-sigrma产生小数杂散的双环设计方案，实现小型化、宽频带、细步进频率合成器的设计[4-5]。

1 设计原理

1.1 单环PLL频率合成器

基本的单环频率合成器（PLL）由鉴相器（PD）、环路滤波器（LF）、压控振荡器（VCO）和反馈可变分频器（需要时）4 部分组成，单环频率合成器基本原理框图如图1 所示[6]。其中，可变分频器通常集成在鉴相器芯片中，可通过程序根据需要控制其分频比，但当压控振荡器反馈频率高于鉴相器最高工作频率时，需要外置分频器以使反馈频率满足鉴相器最高工作要求，以使鉴相器正常鉴相。PLL 系统为一个负反馈控制系统，PLL 的带内相位噪声计算公式如下：

其中，PNfloor为PLL 最终输出相位噪声，FloorFOM为鉴相器归一化噪底，fpd为鉴相频率，单位为Hz，N=fvco/fpd为分频比，fvco为VCO 输出频率。

图1 单环PLL原理框图

单环PLL 为了降低频率最小步进，提高频率分辨率，只有通过降低鉴相频率实现。通常环路带宽要求取到鉴相频率的1/10～1/20，故环路带宽变窄，能够对杂散抑制起到更好的抑制作用；但由于环路带宽过窄，因此大大延长了系统的跳频时间，同时提高了分频比N。由式（1）可知，N数变大，相位噪声被严重恶化。可以看出，单环PLL 频率分辨率、杂散抑制、跳频时间与相位噪声等技术指标是相互制约的。

1.2 双环PLL频率合成器

双环PLL 频率合成器[7]有多种实现形式，其中比较常用的有DDS+PLL 组合和PLL+PLL 组合，其中PLL+PLL 双环组合具有功耗低、体积小、重量轻和频率分辨率高等优点，得到广泛应用。文中方案选用的实现结构即为PLL+PLL 双环结构，其设计思想是，副环采用集成锁相芯片HMC835LP6GE[8-9]，该芯片是HITTITE 公司推出的一款新型的频率合成芯片，包含除环路滤波器外的独立PLL、可变输出分频器（1,2,4…,60,62），既可以实现整数锁相功能，也可以实现小数锁相功能，具有优异的相噪指标；主环采用基于鉴相器HMC704LP4E 的常规单环设计，该器件采用SiGe biCMO 结构，集成了一个低噪声数字鉴相器，可精确控制电荷泵、参考分频器R、可编程分频器N，是一款低噪声小数分频芯片；HMC704LP4E 的最高工作频率高达8 GHz，具有整数和小数两种工作模式。

2 双环PLL频率合成器设计方案

2.1 设计目标

由于某机载工程项目需要完成一高性能小型化宽带细步进频率合成器，下面以该工程项目设计过程和方法为例，介绍基于PLL+PLL 双环锁相环技术设计的工作原理和最终产品性能。

该工程实例的主要技术指标要求如下：

输出频率：3.7～6.8 GHz；

输出电平：16 dBm±2 dB；

跳频步进：1 MHz；

跳频时间：小于等于200 μs；

杂散抑制：小于等于-70 dBc；

相位噪声：小于等于-100 dBc/Hz@10 kHz。

2.2 设计方案

经过方案对比，为了同时满足细步进、低杂散、低相位噪声和小型化、轻量化的设计要求，项目采用双环PLL 频率合成技术实现，工作原理如图2 所示。

图2 双环PLL频率合成器工作原理图

由双环PLL 频率合成器组成的电路结构可以看出，该方案采用双环小数PLL 频率合成方案，两个环路均采用小数PLL。副环利用外部输入100 MHz的参考信号锁相到该器件的输出频率3 500 MHz/3 900 MHz 两个频点，然后通过器件内部可编程分频器对上述两个频率进行编程分频作为副环最终输出频率，选择3 个70 MHz 左右、有一定频率间隔的频点作为输出频率，分别为3 500/48=72.916 MHz，3 500/50=70 MHz，和3 900/54=72.222 MHz；输出信号经过五阶LC 滤波器滤除其输出谐波，以免由于进去主环鉴相器的谐波无法达到其对该指标要求而导致系统低温失锁；主环以副环的输出频率作为主环的参考频率，在避免杂散的同时提高相位噪声，最终实现小型化宽带细步进频率合成器。

该双环PLL 方案的主要优点是利用副环输出的3 个不同鉴相频率作为主环参考信号，使小数工作模式产生的杂散信号落在环路带宽以外，由于环路滤波器具有低通特性，故能有效抑制杂散信号。另外，相比于100 MHz 参考信号直接2 分频得到50 MHz 的鉴相频率，该方案副环为主环提供了更高的鉴相频率，使得N值减小，根据式（1）可知，N数减小，能够有效改善相位噪声指标。

锁相环的相位噪声主要由晶振倍频后相位噪声输出和鉴相器噪底倍频后的相位噪声输出的较差值决定。由于系统提供的晶振水平高于正常水平，故该双环PLL 频率合成器相位噪声由鉴相器噪底倍频后的相位噪声决定。该方案所选用鉴相器HMC704 LP4E 的归一化噪声基底为-233 dBc/Hz，经过分析计算，该双环PLL 频率综合器在以副环输出62.5 MHz作为主环鉴相频率，输出6 800 MHz 时相位噪声指标最差。输出相位噪声为：-233+20lg（6 800/72.222）+10lg（7.222 2×107）=-106 dBc/Hz@10 kHz。考虑闪烁噪声和电路中其他器件热噪声以及工程实现性，实际信号相位噪声输出满足-100 dBc/Hz@10 kHz 技术指标要求。

3 双环PLL 频率合成器的电路设计与仿真

3.1 副环电路设计

由于HMC835LP6GE 为内部集成鉴相器和压控振荡器的高度集成芯片，因此只需要在外围增加环路滤波器即可形成完整的锁相环单环电路。

该方案环路带宽选取400 kHz 左右，副环参数仿真结果如图3 所示。由于3 500 MHz/3 900 MHz 这两个频点分别在内部两段压控振荡器中，该环路带宽可以减小两点的调频跳频时间，总跳频时间为分段压控振荡器选段时间50～60 μs 加上锁相环跳频时间约30 μs，总时间为80～90 μs。

图3 副环参数仿真结果

副环相位噪声结果如图4 所示，由于分频会对相位噪声优化，优化值为20*lg(3 500/48)-34 dB，故副环最后输出相位噪声约为-144 dBc/Hz@10 kHz，基本与恒温晶振输出水平相当，对双环PLL 的最终相位噪声输出没有影响[10]。

图4 副环相位噪声结果

3.2 主环电路设计

主环选取HMC704LP4E 作为鉴相器[11-12]，采用常规单环锁相环技术，由于副环输出的3 个频点相差不大，故可按中间频点72.222 MHz 作为参考输入频率进行环路电路设计。由于主环压控振荡器采用中电13 所宽带小型化产品HEV3768-1，该器件体积只有5×7×1.8 mm3，该定制化器件性能指标可达到国际先进水平且不需要内部分段，电调电压仅需要18 V 即可满足全频段覆盖。由于需要提高电调电压范围，所以文中方案采用有源滤波器设计，环路带宽约取400 kHz 左右，主环参数仿真结果如图5 所示。由于不需要进行压控振荡器选段，因此跳频时间仅为单环自身完成跳频锁定时间，约35 μs 左右。

由于总跳频时间为副环环路跳频时间+主环环路跳频时间+单片机软件解析时间，因此,根据经验，单片机时钟频率选取4 MHz，软件解释时间约为20 μs，故总跳频时间约为90+35+20=145 μs。

该双环频率合成器最终相位噪声仿真曲线如图6 所示，由曲线可以看出，仿真结果与计算结果基本一致，约为-106 dBc/Hz@10 kHz。

3.3 结构设计

图5 主环参数仿真结果

图6 相位噪声仿真曲线

在单环设计中，由于腔体内部频率较少，故对结构设计要求不高；但在该方案中，由于采用了双环设计，该频率合成器中含有两个环路，因此所包含的频率较多，内部具有100 MHz 参考信号及其多次谐波分量、副环基本频率、经过内部可编程分频器输出的分频输出频率，还有主环输出频率等多种频率。如果布局不合理，则会导致不同信号之间串扰，在空间进行耦合、交调，从而产生杂散信号。该双环PLL 频率合成器电路结构设计较复杂，为了达到更好的杂散抑制指标，对主环和副环电路要进行完全隔离，并使副环在印制板上的位置尽量远离主环，以保证副环输出频率不与最终输出频率在空间交调进而产生杂散信号。另外，在副环输出端增加LC 低通滤波器，除对副环输出频率滤波外也对参考信号100 MHz多次谐波进行滤波，从而减少频率在路上耦合交调产生杂散信号。该双环频率合成器最终内部电路布局结构如图7 所示，最终结构尺寸为60×36×8.5 mm3，达到了小型化设计要求。

图7 内部布局图

4 电路调试与测试结果

鉴于前期对技术指标考虑充分，设计方案合理，仿真准确，结构布局考虑充分，实现可行性高，相位噪声能够很好地满足技术指标要求，全频段优于-105 dBc/Hz@10 kHz。在相位噪声最差输出点为6 800 MHz，测试曲线如图8 所示。

图8 相位噪声测试曲线

主环的参考信号为3 个不同频点，在调试时应避免小数杂散落入环路带宽以内从而产生杂散信号，影响输出指标，对主环参考信号的选择是调试的难点和重点[13-14]。为了减小调试量，采取用单片机编程对易产生杂散的频点进行扫描测试，主要集中在参考信号整数倍偏移1 MHz 处和鉴相频率整数倍偏移1 MHz 处，同时在算法上对输出频率与3 个频点鉴相频率整数倍进行比较[15-16]，选择相差最远的一个副环输出频点作为参考频率，使小数交调杂散尽可能远离主频信号，环路滤波器能更好地起到抑制作用，从而保证整个频带内杂散抑制满足70 dBc 的技术指标要求。杂散抑制测试曲线如图9 所示。

图9 杂散抑制测试曲线

通过不断测试和改进，该频率合成器各项技术指标最终测试结果如表1所示，均满足技术指标要求。

表1 频率合成器测试结果

5 结论

文中详细论述了通过双环PLL 频率合成技术实现小型化、宽频带、细步进、轻量化高性能频率合成器，在实现≤-70 dBc 的低杂散要求的同时，相位噪声可达-105 dBc/Hz@10 kHz，且体积只有60×38×8.5 mm3，达到了高质量频率合成器的设计要求，很好地满足了系统指标要求，具有很好的应用前景。