一种应用于FPGA时钟管理单元的锁相环设计

吴俊宏，李闻界，来金梅

(复旦大学 专用集成电路与系统国家重点实验室，上海 201203)



一种应用于FPGA时钟管理单元的锁相环设计

吴俊宏，李闻界，来金梅

(复旦大学 专用集成电路与系统国家重点实验室，上海 201203)

设计了一种应用于FPGA时钟管理的可变带宽锁相环.该锁相环采用开关电容滤波器实现可变电阻滤波功能，用反比N电流镜(N为反馈分频系数)来为电荷泵提供偏置，使电荷泵电流与偏置电路电流成1/N的比例关系.本文还提出了用虚拟开关减少了开关两端电压的非理想电荷效应，并设计了一种5级延时单元组成的环形压控振荡器，显著提升了输出频率范围.该锁相环实现了环路带宽与输入频率比值固定，从而使环路带宽能够自动跟随输入频率在较宽范围内变化，保证了其稳定性.本文采用CMOS 65nm数字工艺流片，电源电压为1.2V，作为时钟管理单元IP核嵌入于复旦大学自主研发的FDP5 FPGA芯片中.测试表明，本文设计的PLL环路带宽在0.7MHz到13.4MHz能够跟随输入频率在18～252MHz范围内变化，输入频率与环路带宽比值近似为20，产生762MHz～1.7GHz的宽范围输出时钟，阻尼因子均方差不超过8%.

锁相环； 可变带宽； FPGA时钟管理

现场可编程门阵列(Field Programmable Gate Array， FPGA)是由输入输出单元(Input/Output， I/O)，可配置逻辑块(Configurable Logic Block， CLB)、块随机存储器(Block RAM)以及数字信号处理单元(Digital Signal Processer， DSP)、时钟管理单元(Clock Management Tile， CMT)等模块组成的可编程阵列.锁相环(Phase Locked Loop， PLL)是当前FPGA时钟管理单元的核心器件，为FPGA内部的模块提供时钟.

PLL是一个负反馈系统，它能够使输入时钟和经过分频后的输出时钟在频率和相位上同步.稳定工作时，PLL的输出时钟频率ωout=Nωref，其中N为反馈分频系数，ωref是输入时钟频率.PLL参数-环路带宽ωn，一般设为ωref的1/20[1].阻尼因子ζ，通常设为固定值1以保证PLL的稳定性[1-2].对于固定带宽PLL，它只能在很窄的输入、输出频率范围和分频范围内输出高性能的时钟信号[1,3-4].

FPGA能够满足不同的应用需求，因此各模块的工作频率不尽相同，需要PLL能产生宽范围的输出时钟ωout[5-6].另一方面，根据用户的需求不同，输入到PLL的时钟通常会分为片外和片内部分，片外时钟由于时钟发生器性能有限、容易受到干扰等因素，频率通常较低，而片内时钟频率通常较高，这样，需要PLL能够在宽输入时钟频率范围下均能稳定工作[5-6].应用于FPGA时钟管理的PLL，需要既能够在宽范围的输入频率下工作，又能产生宽范围输出时钟，因此固定带宽PLL并不适用于FPGA时钟管理.

Xilinx公司Virtex 7系列 FPGA芯片中的PLL[5-6]提供了环路带宽可编程功能，环路带宽可以根据输入时钟频率来进行编程配置，或者由ISE软件自动设置.Xilinx公司没有公开PLL的设计实现信息，但是它的指标能够表明采用可变带宽的PLL来满足宽范围的输入输出时钟需要，是当前FPGA时钟管理的基本特点.文献[7]中的PLL，用开关电容实现了与开关频率成反比的可变电阻，电荷泵偏置电压由压控振荡器(Voltage Controlled Oscillator， VCO)的偏置电压提供.这种结构实现了输入频率与环路带宽的比值和阻尼因子表现为仅与电容、晶体管参数有关的常数，环路带宽能够跟随输入频率变化，但其VCO输出频率范围不能很好满足FPGA的应用要求[5].

基于文献[7]的思想，参考FPGA的PLL指标，本文为FPGA时钟管理提出一种环路带宽能够自动随输入时钟频率改变，同时阻尼因子稳定为1的PLL，作为IP核嵌入到复旦大学自主研发的FDP5 FPGA芯片中.相比文献[7]，本文采用虚拟开关减少了开关两端电压的非理想电荷效应，并提出一种5级延时单元组成的VCO，显著提升了输出频率范围.

1　PLL架构设计

本文基于文献[7]的思想实现了一种可变带宽PLL，并对开关电容滤波器，压控振荡器以及偏置电路做了改进，如图1所示.本文PLL主要由鉴频鉴相器(Phase Frequency Detector， PFD)、电荷泵(Charge Pump, CP)、开关电容滤波器、偏置电路、环形压控振荡器、反比N电流镜、反馈N分频器组成.PFD产生的UP/DN信号分别交替驱动两个电荷泵工作.电荷泵电流ICP进入到开关电容滤波器，产生VCS1，VCS2，VINT电压给偏置电路.通过开关和电容进行电荷传输的开关电容滤波器，可以实现电阻电容构成的无源滤波器的滤波功能[3,7].开关信号S1，S2是输入时钟ωref的二分频时钟,交替驱动开关工作.开关频率的改变使开关传输电荷的速度改变，实现了阻值可变的等效电阻R=2π/(ωrefCs).偏置电路将开关电容滤波器产生的电压VCS1，VCS2，VINT转化为VBN电压，为反比N电流镜、5级环形压控振荡器偏置.

VCO工作频率可以表示为[8]:

(1)

其中KVCO是VCO的频率转换增益，近似为常数，VTH是晶体管的阈值电压，VBN为VCO的偏置电压.

(1) 电荷泵电流是偏置电路电流的1/N实现可变带宽

从文献[8]得知，PLL的环路带宽ωn为:

(2)

其中ICP为电荷泵电流，N是反馈分频系数，CINT是滤波电容.若ICP能够和N成反比，并且将ICP用VBN电压和N来表示，则能够实现环路带宽和输入频率的比值为常数.VBN也是偏置电路电流IB的偏置电压，等效为N×ICP=IB.本文将使用反比电流镜(具体电路参考第二节)，它通过VBN和N产生VBC电压来偏置电荷泵电流ICP，保证:

(3)

其中βB为晶体管互导参数，将它代入到(2)中，就可以得到:

(4)

进一步地，由(1)和锁相环稳定工作时的频率关系，ωout=Nωref，得到环路带宽最终表达式(5):

(5)

根号内表达式近似常数，环路带宽与输入频率比值为常数，环路带宽能够跟随参考频率变化，实现了带宽可变功能.

因此，为了实现环路带宽可变功能，关键是实现电荷泵电流ICP是偏置电路电流IB的1/N，本文采用了反比N电流镜来实现上式的电流运算.

(2) 与输入频率成反比的可变电阻实现稳定的阻尼因子

从文献[8]得知，PLL阻尼因子为:

(6)

阻尼因子ζ恒定为1的时候，PLL工作最为稳定[3-4].将式(3)的ICP/N表达式代入到式(6)，得到:

(7)

从式(7)可以发现，若只是将电荷泵电流设置为偏置电路电流的1/N，阻尼因子会随着输入频率变化，导致PLL不稳定.因此需要电阻R是一个能和输入频率成反比的可变电阻，这样能够保证PLL的稳定性.开关电容能够实现阻值可变的等效电阻[9]，如果开关频率恰好是输入频率，则开关电容可以等效为电阻:

R=2π/ωrefCS.

(8)

式(8)中，电容CS大小与图1中电容CS1，CS2相同.将式(8)代入到阻尼因子表达式(7)中得到阻尼因子最终表达式(9):

(9)

从式(9)可以看出，阻尼因子表达式近似为常数，通过合理设置这些参数的比例可以将阻尼因子设置为1，保证PLL的稳定性.

因此，为了保证阻尼因子不变，关键是实现一种与输入频率成反比的可变电阻，所以采用了开关电容滤波器这一结构，利用开关频率的改变使开关传输电荷的速度改变，实现了阻值可变的等效电阻[3,7].

另外，偏置电路是连接开关电容滤波器、VCO、反比N电流镜的纽带，为反比N电流镜、压控振荡器提供偏置电压，压控振荡器是决定输出频率范围的关键电路.偏置电路需要在较大的电压变化范围下有良好的线性度，而压控振荡器需要有较大的电压频率转换增益来输出宽范围的时钟，因此偏置电路和压控振荡器的设计也尤为重要.本文将从第二节重点介绍开关电容滤波器、反比N电流镜、压控振荡器和偏置电路的电路设计.

2　PLL关键电路设计

2.1开关电容滤波器中开关的实现

开关电容能够实现与输入频率成反比的可变等效电阻，但是关键要减少开关信号翻转时对输出端电压的影响，主要体现在沟道电荷注入，时钟馈通等非理想效应上.

图1中开关S1和S2在跨接在VCS1、VCS2和VINT两端，VINT电压的稳定决定了VCO输出时钟的稳定，因此开关的设计显得尤为重要.对于减小电荷非理想效应，本文提出了3种开关结构，如图2所示.第一种开关是将单个MOS管作为开关，由于源漏交叠电容的存在，MOS管的栅端控制时钟电压通过该电容直接耦合到源漏端采样电容上，其时钟馈通效应非常明显.开关断开后，MOS管沟道中的电荷会通过源漏端流出，注入到电容上给电压值带来误差.第二种开关为CMOS开关，这种开关可以消除电荷注入对源漏端电压造成的影响，但是NMOS与PMOS的源漏交叠电容并不相等，时钟馈通效应不能很好消除.第三种开关为在单个MOS管两端加入了虚拟开关管，为了减小电荷注入效应，开关MOS管注入的电荷应当等于虚拟MOS管建立沟道需要的电荷.

假设两个虚拟MOS管各分得开关管的一半注入电荷，则虚拟MOS管大小应为开关管的一半，在解决了电荷注入效应的同时也能够很好的消除时钟馈通效应，因此本文采用了第三种开关结构.图3为PLL稳定时开关变化对VINT电压的影响仿真，每次开关造成的VINT电压变化最大值仅40μV，因此在理想情况下，PLL稳定时由开关变化产生的非理想效应对VINT电压的影响是非常小的.

2.2反比N电流镜的实现

由第一节中的式(3)得知，为了实现N×ICP=IB，需要一种电流镜电路，将偏置电路电流IB和反馈分频系数N通过运算后得到电荷泵电流ICP.文献[7]中使用了一种反比N电流镜来实现电流运算，N的变化范围从1到4096，传统的电流镜结构如果要实现4096的电流运算，就要使用比例为4096的晶体管，这样会浪费大量的面积，因此设计了一种8∶1电流镜电路来实现电流的加权.本文从文献[7]的结构中得到启发，实现了N从1变化到32、满足本文电流运算的反比N电流镜.如图4所示，A<5∶0>是6位电流加权控制位，通过8∶1电流镜电路后等效为反馈分频系数N.电压VCCA控制的一路保持常开为反比N电流镜提供偏置，避免A<5∶0>全部断开时VBC趋于电源电压导致电荷泵电流ICP出现异常.

电压VBN通过反比N电流镜产生电压VBC，晶体管M1，M2，M3，M4，M1x，Mcp的互导参数分别为β1，β2，β3，β4，β1x，βcp，通过设置晶体管互导参数β1x=βcp，β2×β4=β1×β3，使得N×ICP=IB，实现了偏置电路电流IB和反馈分频系数N运算得到电荷泵电流ICP.

2.3环形压控振荡器的实现

由第一节的式(1)可知，为了VCO输出时钟范围尽量宽，需要KVCO能够设计的较大.文献[7]采用了11级环形VCO，每一级由传统的对称负载结构-以二极管连接的PMOS管作为负载单元[7,10]，由于级数过多，导致KVCO较小，VCO输出频率范围太窄.为了提高KVCO，增大VCO的频率转换增益，本文采用了5级环形压控振荡器作为PLL的VCO模块.本文的压控振荡器如图5所示.

本文的延迟单元在文献[10]的对称负载结构上进行了改进，将二极管接法的PMOS负载管改为了交叉耦合的晶体管构成负阻.交叉耦合的晶体管形成差分信号正反馈，提供负阻，增加了差分对的小信号增益.为了更好的抑制电源电压波动给VCO输出抖动造成的影响，在数模混合PLL中VCO会采用低压差线性稳压器(Low Drop Output，LDO)独立供电[9]，而本文由于没有设计LDO，VCO与含有大量噪声的数字电路共用1.2V电源，对最后的抖动测试造成了一定影响.图6为VCO的调谐曲线前仿真，控制电压从0.3V到0.82V变化时VCO频率从2.6GHz变化到273.9MHz，拥有良好的线性度与非常宽的调谐范围，能够完全覆盖FPGA对时钟频率范围的需求.

2.4偏置电路的实现

偏置电路是连接开关电容滤波器、VCO、反比N电流镜的纽带，它将VCS1，VCS2，VINT转化为VBN电压，为反比N电流镜、5级环形压控振荡器偏置，因此电压需要拥有良好的电压线性度和跟随特性，如图7所示.

偏置电路基于VCO的复制电路来实现[10]，即NMOS管NM2和负载管MP4-6的宽长比和VCO相同.由于本文VCO控制电压VINT有着非常大的变化范围，所以采用轨到轨运放通过调节VBN电压来控制VCO尾电流源电流大小，确保VINT电压与VCP电压近似在宽的变化范围内有良好的线性度.比如当电源电压改变时，图5中VCO的尾电流源漏端电压也会改变，由于MOS管有限的漏源电阻，其电流大小也会改变，对VCO的工作频率产生影响.但偏置电压VBN会由于运放的反馈机制自动调节VCO的尾电流源栅压大小，从而抑制电源电压变化对VCO电流带来的影响，达到高的静态电源抑制比.图8为偏置电压VCP，VBN，开关电容滤波器电压VINT的线性度仿真结果，图中VINT电压从0.3V到0.9V变化时，VCP和VBN有着良好的线性度和跟随特性.

3　测试结果

本文在CMOS 65nm数字工艺下流片.PLL总体版图面积约为500μm×400μm.作为IP嵌入到复旦大学自主研发的FDP5 FPGA芯片中.图9(a)为锁相环整体版图，图9(b)为芯片与测试板照片.

图10给出了在TT，27°，1.2V的仿真环境下，输入频率ωref变化时环路带宽ωn和阻尼因子ζ的变化仿真结果，随着输入频率从18MHz增加到252MHz，环路带宽也在成比例的从0.7MHz增加到13.4MHz，输入频率与环路带宽的比值近似为20.阻尼因子变化范围从0.95到1.17，均方差不超过8%.

本文使用信号发生器(AFG 3252)，示波器(Tektronix MSO 4034)对锁相环的主要功能和性能进行了测试.测试结果见表1.同时从环路带宽、输入频率范围、输出频率范围、抖动方面与本文的主要参考文献、当前FPGA芯片PLL进行了对比.

表1　PLL部分参数对比

注:*Virtex 7的参数除了抖动以外均来源于数据手册[5]，抖动值是ISE软件计算所得；**环路带宽为仿真值.

4　小　结

本文针对FPGA时钟管理需求，设计了一种可变带宽PLL，在CMOS 65nm数字工艺下流片，作为时钟管理单元IP核嵌入于复旦大学自主研发的FDP5 FPGA芯片中.该PLL使用了开关电容实现与输入频率成反比的可变电阻.采用反比N电流镜来偏置电荷泵电流，使得电荷泵电流与偏置电路电流成1/N关系.测试表明，本文的PLL能够自适应地跟随输入频率改变带宽，输入频率在18～252MHz的范围下与带宽比值近似保持为20，在阻尼因子稳定为1的情况下输出762MHz～1.7GHz的时钟.在以后的研究中，可以通过划分数模电源，预留PLL专用测试端口，优化片内走线进一步提高本文的抖动测试性能.

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[4]RAZAVI B. Design of monolithic phase-locked loops and clock recovery circuits-A tutorial [M]. United States: Wiley-IEEE Press Ebook Chapters, 1996: 1-39.

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Design of a PLL for FPGA’s Clock Management Tile

WU Junhong， LI Wenjie， LAI Jinmei

(State Key Laboratory of ASIC & System, Fudan University, Shanghai 201203, China)

A changeable bandwidth PLL is designed for FPGA’s clock management. Instead of using constant RC loop filter in fixed bandwidth PLL, this paper uses switched capacitor loop filter, to achieve changeable RC loop filter. It also uses inverseNcurrent mirror to set the charge pump current to be 1/Nof the bias current. Thus the ratio of bandwidth and input frequency is fixed so that bandwidth can track input frequency in a wide range and maintains stable. This paper adopts a dummy switch structure in the switched capacitor loop filter to decrease the imperfect impact from the normal switch. A novel 5 stage ring oscillator is designed to run at wide output frequency range. It is taped out in CMOS 65 nm technology, embedded as IP core in FDP5 FPGA, which is designed by Fudan University. The result suggests, the bandwidth of PLL can change from 0.7MHz to 13.4MHz, as the input frequency changes from 18MHz to 252MHz, the ratio of input frequency and bandwidth is kept about 20. The output frequency range of the PLL is 762MHz to 1.7GHz, RMS value of damping factor is less than 8%.

Phase Lock Loop(PLL); changeable bandwidth; FPGA clock management

0427-7104(2016)01-0036-07

2015-04-02

专用集成电路与系统国家重点实验室自主研究课题基金(2015MS007)

吴俊宏(1989-)，男，硕士研究生；来金梅，教授，博导，通讯联系人，E-mail: jmlai@fudan.edu.cn.

TN 402

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