微系统集成用倒装芯片工艺技术的发展及趋势

赵雪薇，阎 璐，邢朝洋，李男男，朱政强

（1.北京工业大学，北京100124；2.北京航天控制仪器研究所，北京100039）

0 引言

倒装芯片（Flip Chip，FC）技术是一种先进的电子封装技术，其半导体裸片表面（有源面或I／O面）向下放置并与基板或芯片载体相键合，这个裸片被称为倒装芯片。与其他互连技术相比，FC技术具有I／O密度高、互连线短、散热性好、生产率高以及互连过程中可自对准等优点，它的进步大大降低了电子封装工业的成本，显著提高了封装的可靠性和产量。FC技术作为现代电子封装中最具有发展潜力的技术之一，已经被广泛应用于主机、服务器、个人电脑、笔记本电脑、智能手机、平板电脑、游戏机等设备的处理器，网络、电信等设备的专用集成电路（Application Specific Integrated Circuits，ASIC），以及数据存储设备的存储器等领域。微系统作为在微纳尺度上通过3D异质异构集成手段集成信号感知、信号处理、信号执行和赋能等多功能集成的技术，其对诸多模块的3D集成亦需要大力借助FC技术。

FC工艺由IBM公司于1962年发明，最早是应用在陶瓷基板上的固态逻辑技术。IBM生产的第一代FC芯片如图1（a）所示，为具有三个端口的晶体管产品。镀Ni浸Cu的Cu球分别嵌入晶体管三个I／O端口上的Sn-Pb焊料凸点中，Si芯片上的Al-Si接触焊盘和焊料凸点之间沉积有Cr-Cu-Au粘附层。图1（b）所示为IBM第一代FC封装件，可以看到陶瓷基板上倒装了三个芯片［1］。随着电子器件体积的不断减小以及I／O密度的不断增加，1970年，IBM公司将FC技术发展为应用在集成电路（Integrated Circuits，IC）中的可控塌陷芯片连接技术（Controlled-collapse Chip Connection）， 即 C4 技术。C4技术通过高Pb含量的焊料凸点将芯片上的可润湿金属焊盘与基板上的焊盘相连，第一代技术中镀Ni浸Au的Cu球被淘汰，C4焊球可以满足具有更细密焊盘的芯片的倒装焊要求。FC技术不断发展，芯片凸点发展为焊料凸点、金属柱状凸点以及柔性聚合物凸点等多种形式，互连材料包括含 Pb焊料、无 Pb焊料、Cu、Au、Ag、Ni、In以及各向同性或各向异性导电黏合剂等，键合方法包含回流焊和热压键合等。

图1 IBM的第一代FC技术Fig.1 First generation FC technology of IBM

FC封装的一般工艺流程如下：1）将带有芯片凸点的FC芯片对齐贴装在底部芯片或基板上；2）布局完成后，通过回流焊或热压键合工艺进行键合；3）互连形成后，在芯片周围滴涂底填料，底填料会通过毛细作用填满芯片与基板之间的间隙；4）填充完成后，将组装件放在固化炉中进行底填料的固化。得到的FC封装体的一般结构如图2所示，包括芯片、互连结构、基板以及底部填料等几个主要部分。

图2 FC封装体的一般结构Fig.2 Schematic diagram of FC assembly

近年来，由于芯片功能要求的提高和芯片面积的缩小，处理器、ASIC和存储器的引脚数目不断增加，间距不断减小。此外，由于移动和便携式电子产品的外形尺寸越来越小，芯片和封装基板的厚度必须尽可能薄。而且，随着FC的应用越来越广泛，对其成本控制和封装效率的要求也越来越高。以上因素迫使FC技术向着更高的引脚数、更紧密的间距、更薄的芯片、更薄的封装基板、更低的成本和更高的封装效率的方向发展，从而催生了诸多FC的新形式以及新技术。本文将FC封装结构系统分解为芯片凸点、基板以及底填材料，介绍了FC技术以及FC技术最新的应用和发展方向。

1 倒装芯片凸点工艺

芯片凸点是FC互连中的关键组成部分之一，具有在芯片与基板间形成电连接、形成芯片与基板间的结构连接以及为芯片提供散热途径三个主要功能。

1.1 凸点下金属化层

在芯片表面金属层上制备芯片凸点时，为了防止封装中的金属及污染离子向芯片表面金属层扩散造成腐蚀或形成硬脆的金属间化合物（Intermetallic Compound，IMC），降低互连系统的可靠性，需要在芯片表面金属层与芯片凸点之间添加凸点下金属化层（Under Bump Metallurgy，UBM）结构作为过渡层。如图3所示，UBM结构包括覆盖在芯片金属层上的粘接层、阻挡层、润湿层和抗氧化层。

图3 FC芯片UBM示意图Fig.3 Schematic diagram of UBM

其中，粘接层能够增强凸点和芯片金属化层、芯片钝化层之间的粘接力，提供牢固的键合界面，典型的粘接层材料有Cr、Ti、Ni、W、TiW和锌酸盐等。阻挡层的作用是防止金属、污染离子向芯片金属层和粘接层扩散，阻挡层材料常采用Cr、W、Ti、TiW、Ni或Cr-Cu。阻挡层上面是润湿层，可以为其上的凸点提供润湿对象，与凸点发生反应生成IMC并形成键合，典型的润湿层金属有Cu、Ni、Pd和Pt。UBM的最外层是可选择使用的抗氧化层，目的是防止润湿层的氧化，主要材料为很薄的 Au 层［2］。

UBM的制作主要由物理气相沉积（Physical Vapor Deposition，PVD）工艺完成，PVD可分为蒸镀（Evaporation）和溅射（Sputtering）两种， 前者利用高温将金属熔融蒸发后镀覆于晶圆上，后者利用高速粒子冲击靶材激发出的靶材表面原子或分子落在晶圆上，两种工艺均需在真空条件下完成。考虑到蒸镀成本较高，目前UBM多数由溅射工艺制作。

1.2 C4凸点

最早的FC晶圆C4凸点制造技术是IBM公司开发的蒸镀工艺，目前最常用的方法是电化学沉积或电镀工艺。芯片凸点的蒸镀工艺流程如下：将钼掩模板对中至晶圆，在晶圆上蒸镀UBM层后进行焊料的蒸镀，随后移去掩模板，最后通过回流焊使焊料成为光滑的球型。蒸镀工艺的缺点是蒸镀工艺较低的材料利用率增加了成本，同时蒸镀工艺得到的凸点节距较大，较难应用于细节距芯片。芯片凸点的电化学沉积或电镀工艺如图4（a）所示，采用溅射方法沉积UBM，然后在UBM层上涂覆光刻胶，使用掩模板进行紫外线曝光，定义凸点的位置和形状，在凸点位置电镀一层Cu作为润湿层，然后电镀焊料，剥离光刻胶并用过氧化氢或等离子蚀刻去除其他位置多余的UBM，最后对晶圆进行回流，在表面张力的作用下形成光滑的球型C4焊料凸点。电镀工艺进行焊料凸点制作的成本效益好、良率高、速度快且凸点密度高。焊料还可以通过焊膏的丝网印刷工艺来实现，沉积UBM后，使用自动漏印板或丝网印刷结合精密漏印板，对特制的焊膏进行刮板印刷得到焊料图形，并采用回流焊的方式使焊料凸点变为球型。这种方法虽然成本较低，但是所得凸点的形状粗糙，且无法制作细节距凸点［2］。

焊料凸点的材料可以被分为三种：熔点超过250℃的高温焊料（95%Pb-5%Sn与 97%Pb-3%Sn等）、熔点为200℃～250℃的中温焊料（96.5%Sn-3.0%Ag-0.5%Cu， 99%Sn-0.3%Ag-0.7%Cu 与96.5%Sn-3.5%Ag等）以及熔点低于200℃的低温焊料（37%Pb-63%Sn共晶，42%Sn-58%Bi共晶以及48%Sn-52%In等）。

C4工艺可以达到较薄封装外形和较高引脚密度的要求，且具有电性能优良以及凸点芯片可返修等优点。此外，C4焊料凸点在熔融过程中的表面张力还可以帮助焊料与金属层进行自对准，在一定程度上降低了对沉积精度及贴片精度的要求，一般C4凸点芯片的焊料回流焊凸点节距可以小至50μm［3］。

在进行芯片与基板之间键合的过程中，大多数C4凸点采用的键合方法为回流焊工艺。涂敷助焊剂后，将FC表面向下对齐贴装至底部芯片或基板，进行回流焊。回流焊工艺过程中，焊料融化并润湿底部芯片或基板的技术层，表面张力作用下FC和底部芯片或基板发生自对准并形成冶金结合。冶金结合的过程即焊料与金属层发生反应生成稳定的IMC的过程，Cu6Sn5与Cu3Sn是键合过程中最常见的IMC，产生于Sn基焊料与Cu发生反应时。

1.3 Cu柱凸点

随着IC集成度的提高，芯片凸点需要满足细节距以及极细节距芯片的要求。而C4凸点回流后呈球型，尺寸较大，在节距较小时容易发生短路。因此，需要使用其他技术进行细节距芯片的凸点制作，C2（Chip Connection）技术是其中的主流技术之一。C2技术中使用的Cu柱直径不受高度影响，可以实现更细节距凸点的制备，Cu柱可以分为不带焊料帽以及带焊料帽的Cu柱。C2凸点的制造工艺基本与C4凸点相同，如图4（b）所示，只不过电镀过程中不再是电镀焊料而改为电镀Cu。在带焊料帽Cu柱制造过程中，除了电镀Cu还会在Cu柱上再电镀一层厚度较薄的焊料帽。因为Cu的热导率（400W／（m·k））和电阻率（0.0172μΩ·m）都优于焊料（55W／（m·k）～60W／（m·k）和 0.12μΩ·m～0.14μΩ·m），因此与C4技术相比，C2凸点有更好的电性能、热性能和力学性能。但是由于C2凸点的焊料体积非常小，甚至在不带焊帽的Cu柱凸点中没有焊料的存在，C2凸点的表面张力不足以执行Cu柱与焊帽的自对准，故C2凸点的自对准性不如C4焊料凸点。

图4 芯片凸点示工艺流程Fig.4 Processes of wafer bumping

C2凸点的回流焊键合工艺过程与C4相同，涂敷助焊剂后，将FC对齐至底部芯片或基板，随后通过回流焊进行键合，C2回流焊凸点的间距可以小至 25μm［3］。

近年来，具有C2凸点的芯片向硅、陶瓷或有机封装基板的热压键合成为研究热点。C2凸点热压键合过程如下：在焊料盖、基板或两者表面都涂覆助焊剂，随后将FC拾取并对准放置在基板上，施加温度熔化焊料的同时，施加较小的压力将芯片固定在离底部芯片或基板一定距离的位置。与回流焊相比，C2凸点的热压键合只能进行单个芯片的封装，因此封装效率较低，但是这种封装方法可以使芯片上的Cu柱间距小至8μm［3］。

不带焊帽的Cu柱还可以采用Cu对Cu直接键合的方法进行键合，Cu-Cu扩散键合可以满足超细节距和超小焊盘尺寸的要求，焊盘间距小至5μm［3］。为了减少氧化物生成对键合质量和可靠性的影响，Cu-Cu键合通常使用热压键合的方法在高温（约 400℃）、 高压和长时间（60min～120min）下进行，这对封装的效率和可靠性都非常不利。Cu-Cu键合也可以在室温下进行，但室温键合在提高封装效率、降低成本的同时，也必须满足焊盘／布线／晶圆的平面化、保证键合表面平整及非常高的洁净室等级等要求，才能获得高质量键合。Cu-Cu键合目前主要用于晶圆对晶圆（Wafer to Wafer，W2W）组装，还没有大规模生产及应用。

1.4 扇入及扇出型晶圆级封装

扇入型晶圆级封装，即晶圆级芯片尺寸封装（Wafer-Level Chip Scale Package， WLCSP）。 其制造工艺过程与C4焊料凸点基本一致，只不过没有在晶片上芯片的原始焊盘上制造焊料凸点，而是通过添加再分布层（Redistribution Layer，RDL）将原始焊盘转移（扇入）到芯片内部，制造间距和尺寸均更大的焊盘，进而降低凸点制造的难度。RDL是在晶圆表面沉积金属层和介电层形成的金属布线图形，最常用的金属材料和介电层材料分别为Cu和SiO2。RDL的制造有两种方法，第一种是以金属层的干蚀刻方式来制作金属导线，然后进行介电层的填充；另一种是则是先在介电层上蚀刻金属导线用的图形，然后再电镀金属。通过RDL可以实现芯片I／O端口的重新布局，将其布置到新的、节距占位更为宽松的区域，在WLCSP中这个宽松区域即为芯片内部，如图5（a）所示。

但随着芯片不断向小型化和多功能化方向发展，芯片所需的引脚数越来越多，要求芯片上的焊盘越来越小，直至芯片大小无法满足日益增加的引脚数。这个问题可以通过扇出型晶圆级封装（Fan-Out Wafer-Level Packaging， FOWLP）来解决，FOWLP封装工艺流程简单且成本低廉：1）划切晶圆分离芯片，将芯片放置于带有双面热解胶带圆形或矩形的临时载体上；2）使用环氧树脂塑封料（Epoxy Mold Compound， EMC）的压缩成型方法对重新配置的载体进行一体成型，形成重构晶圆（Reconstituted Wafer）；3）移除载体和双面胶带，并反转整个重构晶圆，在表面构建用于信号传输的RDL；4）安装焊球，并将重构晶圆（含良好芯片、RDL和焊球）切成单个封装。FOWLP通过RDL将芯片I／O端口重新布局到芯片外部的EMC中，如图5（b）所示。FOWLP技术渐趋成熟，已经量产且应用在手机的射频、电源管理、应用处理器及储存器的ASIC上。

图5 扇入及扇出型封装Fig.5 Fan-in and fan-out packaging

2 倒装芯片基板技术

FC技术发明并发展的过程中，陶瓷基板一直在其中扮演着重要角色。但是，陶瓷基板成本较高。为了降低成本，近年来人们致力于提高传统低成本层压有机封装基板的性能，使用的方法包括研发多层层压基板、消除基板核心等。在FC的三维封装发展中，还应用到硅基板。

2.1 陶瓷基板

陶瓷基板是指将Cu箔在高温下直接键合到陶瓷基片表面上的特殊工艺板，可像印制电路板（Printed Circuit Board，PCB）一样能刻蚀出各种图形，而且所制成的超薄复合基板具有良好的电绝缘性能、高导热特性和高附着强度。因此，陶瓷基板已成为大功率电子电路结构技术和互连技术的基础材料。Al2O3是最常用的陶瓷基板材料，具有优良的机械、热、电性能和化学稳定性，而且原料来源丰富，适用于各种各样的制造技术及不同的形状。随着元器件尺寸的减小、产品精度要求的提高，直接镀铜陶瓷基板（Direct Plated Ceramic，DPC）成为陶瓷基板发展的一个主要方向。DPC技术采用薄膜工艺，利用真空溅射、光刻等工艺在陶瓷基底上制作线路，使基板线路更加精确。DPC制备工艺温度较低，一定程度上避免了高温对于材料所造成的破坏或尺寸变异等现象，也减小了基板的制备成本。一般在金属线路深宽比为1∶1的前提下，DPC金属线路的线径宽度能够达到10μm ～50μm。图6展示了几种DPC陶瓷基板［4］。

图6 几种DPC陶瓷基板Fig.6 DPC ceramic substrates

2.2 有机基板

（1）表 面 层 合 电 路 （Surface Laminar Circuit，SLC）技术

在IBM公司发明SLC技术之前，FC工艺带来的互连密度只有多层陶瓷基板才能提供。SLC基板不仅可以满足FC工艺的要求，而且成本比陶瓷基板便宜的多，还可以通过对Cu导体和低介电常数绝缘材料的使用来获得更好的电气性能。SLC是当今非常流行的低成本有机封装基板的基础技术，如图7所示，基板上的叠层（Build-up Layer）通过微孔垂直连接以支持FC互连。SLC技术有芯板和表面层合电路两个主要部分，芯板由普通环氧树脂玻璃板制成，而SLC层则是在芯板的外层逐次增加由光敏环氧树脂制成的介电层及镀Cu的导体层，采用叠层法制成，最终实现多层结构的功能。一般来说，具有12层（2个核心层和10个叠压层）和10μm线宽和间距的叠层基板足以支撑大多数芯片的要求［5］。

（2）无芯基板

无芯基板的概念最早由富士通于2006年提出，如图8所示。通过叠层层压有机封装基板（图8（a））和有机无芯封装基板（图8（b））之间的比较，可以看出无芯封装基板中没有芯板，基板中只存在堆积层［6］。由于去除了芯板，无芯基板的成本更低、布线能力更高，具有更好的电气性能以及更小的外形尺寸。但是同时，去除芯板后，无芯基板也面临着更易发生翘曲以及力学性能降低等问题。因此，尽管无芯基板有诸多优点，但是由于热膨胀系数（Coefficient of Thermal Expansion， CTE）不匹配带来的基板翘曲难以控制，无芯基板一直无法得到广泛应用。

图8 无芯基板技术Fig.8 Technology of coreless substrate

2.3 硅基板

（1）硅通孔（Through Silicon Via， TSV）转接板

在过去的几年中，人们发现即使是12层的叠层基板也难以支持对于高密度、高I／O数和超细间距的要求。例如现场可编程门阵列（Field Programmable Gate Array，FPGA）芯片，这就需要TSV转接板来进行更精细的布线，满足芯片要求。图9展示了Xilinx公司与TSMC公司共同研发的FPGA芯片［7］， 其中的 TSV 转接板（厚度100μm）有四层顶部RDL：三层Cu大马士革和一层Al。FPGA芯片之间的10000余个横向互连主要通过转接板上的0.4μm间距RDL进行连接，RDL和钝化层的最小厚度为1μm。每一个FPGA具有超过5万个节距为45μm的微凸点，对应的TSV转接板上有超过20万个微凸点。

图9 硅通孔转接板Fig.9 TSV interposer

TSV转接板的制造流程如下：1）将光刻胶涂覆到裸Si晶圆上，利用掩膜板经过曝光后确定TSV孔的位置，并对其进行显影工艺；2）采用激光或深反应离子刻蚀（Deep Reactive Ion Etching，DRIE）工艺刻蚀形成符合设计要求的TSV孔；3）由于Si是半导体材料，为了防止TSV漏电以及TSV间的串扰，必须在TSV孔壁上制作SiO2绝缘层，因此需要采用等离子体增强化学气相沉积（Plasma Enhanced Chemical Vapor Deposition， PECVD）的方法将SiO2绝缘层沉积至TSV孔内壁上；4）为了防止填充材料与SiO2或Si之间发生相互扩散，使用PVD方法进行阻挡层的制作，阻挡层的材料一般为Ti、TiN或Ta；5）若在后续TSV中导电材料填充的过程中使用电镀工艺，则需使用PVD方法在阻挡层内壁上沉积一层Cu种子层，这是由于电镀工艺进行的前提条件为结构导电，因此需要在阻挡层表面覆盖一层种子层作为导电层，而最常用的TSV种子层材料为Cu；6）TSV孔的填充方法不止一种，包括采用电镀方法填充Cu、Ti、Al或焊料，采用溅射方法填充W，或者采用真空印刷方法填充聚合物等；7）在电镀完成后，必然会有多余的导电材料附着于晶圆表面，需要采用化学机械抛光（Chemical Mechanical Polishing， CMP）工艺去除覆盖层；8）为了使TSV达到互连结构的作用，还需要对晶圆进行背面减薄，并采用湿法或干法的工艺将导电材料外露，以便后续结构或器件的连接。在TSV制造完成后，还需要采用电镀等方法在转接板上制作RDL以实现互连。通过以上工艺过程可以看出，TSV的制作流程复杂、工艺成本非常高。

（2）去 TSV 转接板

为了降低成本、提高电性能、进一步减小封装外形，产业界在近几年掀起了去TSV（TSV-less）的风潮。所谓去TSV转接板，即消除TSV，仅保留Si基板的RDL层以实现互连，这项技术可以帮助转接板减低厚度和工艺成本。

2012年8月，ITRI公司提出可以使用穿硅孔（Through Silicon Hole，TSH）转接板替换 TSV转接板。所谓TSH转接板，如图10（a）所示，孔内没有金属化，消除了TSV转接板中的介电层、阻挡层和种子层，也省略了TSV转接板的导电材料填充、CMP以及导电材料外露等工艺过程。与TSV转接板相比，TSH转接板只需在硅片上通过激光或DRIE刻蚀制造通孔，并在硅片上制作RDL层即可。TSH同样可以起到帮助芯片堆叠的目的，可以让底部芯片的信号通过Cu柱和焊料传输到顶部芯片（反之亦然），同一侧的芯片还可以与TSH转接板的RDL进行通信。所有芯片的底部都需要焊接到TSH转接板上，以保证结构抵抗热学和力学冲击的能力，TSH转接板的底面还具有可连接到封装基板的焊料凸点［8］。

2012年9月，Intel公司提出了嵌入式多芯片连 接 桥 （Embedded Multidie Interconnect Bridge，EMIB）取代TSV转接板的构想。芯片之间的横向通信将由嵌入硅的电桥实现，而电源、接地以及其他信号则通过PCB进行传输，如图10（b）所示。EMIB技术的应用需要克服两个困难，一个是EMIB的制造，另一个是带 EMIB基板的制造。EMIB的制造需要首先在晶圆上构建多层RDL（包括焊盘），然后将减薄晶圆至约60μm，将晶圆的非RDL侧粘接到薄膜上进行划片，划片后得到单独的EMIB结构。带EMIB基板的制造首先将单独EMIB结构的非RDL侧向下放置在基板腔体中的Cu箔上；然后在整个有机封装基板上层压树脂膜；在环氧树脂表面向下钻孔至EMIC，并向孔内镀Cu以实现基板到EMIB的连接；继续镀Cu以实现基板的横向连接；还可以通过层压、钻孔、镀Cu的方式制作多层层压互连结构；在基板最上层制作焊盘和微凸点，将多个FC芯片倒装至基板，实现芯片之间的横向连接［9］。

2014年，Xilinx公司与SPIL公司共同研发了一种采用了去TSV转接板的FPGA芯片，这种去TSV基板技术被命名为无硅互连技术（Silicon Less Interconnect Technology， SLIT）， 图 10（c）展示了这种新型的封装结构。可以看出，TSV被消除，转接板仅保留了顶部的四层RDL用以实现FPGA芯片的横向通信，转接板厚度大大减低［10］。

图10 去硅通孔转接板Fig.10 TSV-less interposer

SLIT技术中的去TSV转接板基本制造流程如下：1）在裸硅片上通过电镀的方法制造多层RDL；2）将FC芯片对准到晶圆，采用回流焊或者热压键合的方法完成FC键合；3）滴涂底填胶并固化；4）采用EMC对晶圆进行一体成型；5）对重构晶圆的表面进行减薄，露出FC芯片背面；6）在重构晶圆的表面粘贴加固晶圆，然后对重构晶圆的背面进行减薄；7）减薄至最外一层RDL后，采用钝化、光刻、掩模、蚀刻、溅射等一系列工艺构建UBM的粘接层和阻挡层；8）电镀Cu润湿层和焊料，回流后形成C4凸点。

2016年，ASE公司提出使用FOWLP技术制造芯片的RDL，如图10（d）所示。扇出封装中FC芯片底部含RDL的转接板亦是一种去TSV转接板，这种方法也被称为扇出晶圆级基板上芯片（Fan Out Wafer-Level Chip-on-Substrate， FOCoS）技术［11］。

3 倒装芯片底填充工艺

为了提高FC组件的封装可靠性，必须进行底填充。底填充可以有效的缓解芯片、基板和焊料三者之间的CTE不匹配，增强封装体的热性能，还可以保护焊料凸点，提升封装体的力学性能。底填充造成的性能提高为低成本有机基板封装上的FC技术焊打开了大门，使FC技术的应用更加广泛，例如可以应用在个人电脑、笔记本电脑、智能手机、平板电脑等设备的处理器中。

大多数底填料是由低膨胀填充材料如熔融石英和液体预聚物如热固性树脂（粘合剂）组成的，均可固化为固体复合材料。一般，底填充工艺可被分为键合后底填充和键合前底填充两大类。

3.1 键合后底填充

键合后底填充是指在完成FC键合后，即FC芯片已经在基板上并且焊点已经通过回流焊或热压键合的方式进行了键合后，再进行底部填充。键合后底填充可以通过两种方法实现，即毛细管底填充（Capillary Underfill， CUF）和塑模底填充（Molded Underfill， MUF）， 如图 11 所示。

图11 键合前底填充工艺Fig.11 Process of pre-assembly underfill

CUF是第一种进行批量生产的底填充方法，其工艺流程如下：清洗掉芯片完成键合后残余的焊剂，在基板上FC芯片的一侧（或两侧）用针头或喷嘴滴涂底填胶，再通过毛细作用使底填胶完全填满芯片、焊点和基板之间的间隙，然后通过固化底填料将芯片和基板牢固地结合起来。CUF只能进行单个芯片的封装，因此效率较低。

MUF最早由Cookson Electronics公司于2000年提出。在MUF工艺中，改性后的EMC在填充芯片、焊点和基板之间的间隙的同时，还可以直接进行芯片的封装，同芯片的封装材料和底填充材料同时形成，这可以在一定程度上增加芯片的封装效率。

键合后底填充的方法需要利用细缝的毛细管虹吸收作用将填料吸入并向芯片基板的中心流动，但是随着凸点的尺寸及节距的减小，底填料在芯片和基板之间的流动越来越困难，通常需要真空辅助，而且需要将底填料中的熔融石英填充材料控制在非常小的尺寸。因此，键合后底填充越来越无法满足细节距和极细节距芯片的使用要求［12］。

3.2 键合前底填充

为了避免键合后底填充工艺的缺点，键合前底填充工艺得到了广泛研究。键合前底填充即在FC芯片与基板进行键合前进行底部填充。键合前底填充通过将无流动底填料（No-Flow Underfill，NUF）、 绝缘膏（Nonconductive Paste， NCP）或绝缘薄膜（Nonconductive Film，NCF）涂覆在基板或芯片表面，如图12所示，再将芯片与基板倒装，采用热压键合的方法进行键合［12］。

图12 键合后底填充工艺Fig.12 Process of post-assembly underfill

4 倒装芯片封装可靠性

FC封装通过芯片凸点将芯片和基板键合在一起。一方面，FC封装体具有种类繁多的材料，芯片、凸点和基板中不同材料之间的性能差异尤其是CTE的差异会导致诸多的可靠性问题，造成FC封装体在各类载荷作用下的分层与破裂。另一方面，FC封装体中还存在几个结合面，如芯片与凸点的结合面及凸点和基板的结合面等，这些结合面也是封装体使用过程中的薄弱环节，尤其在细节距以及极细节距的条件下，结合面的面积更小，更容易发生可靠性问题。十分有必要对FC封装的可靠性问题进行深入研究，并根据研究结果进行优化设计。

4.1 封装过程对FC可靠性的影响

于晶圆上制作焊锡凸点最成熟的方法是电镀工艺，较好的参数选择可以制造出大小均匀的焊锡凸点。在微凸点键合过程中，两个微凸点之间的杂质会影响微凸点的键合可靠性，加速失效。此外，键合过程中温度压力等工艺参数的错误选择也会使微凸点键合不良，导致焊点更快失效。在回流焊过程中，由于助焊剂的挥发会导致在各界面处的产生焊接空洞，而细节距和极细节距凸点的可靠性更容易被焊接空洞影响。

4.2 热载荷作用下FC封装的可靠性

FC封装体在经历温度变化如热疲劳和热冲击的过程中，会由于结构中材料CTE的不匹配而在结构中产生热应力。影响封装体热机械性能的CTE不匹配主要发生在芯片与焊料凸点之间、基板与焊料凸点之间以及Sn基焊料凸点的c轴和a轴之间。诸多文献都表明在热疲劳作用下，封装体中芯片与凸点的界面、基板与凸点的界面最容易产生疲劳裂纹并最终断裂，在此不做过多赘述。Sn晶体中c轴和a轴CTE不匹配也对焊点热疲劳性能有重要影响，这是一个重要的现象，由材料的显微形貌直接影响结构的可靠性，需要深入的探讨。通过计算不同取向的两个晶粒在热疲劳过程中对晶界产生的应力，可以解释焊点表面产生晶界滑移的驱动力是不同取向晶粒之间的CTE不匹配。在PBGA芯片倒装焊点的热疲劳失效和晶体取向的关系研究中，发现c轴平行于基板时更容易在芯片侧界面处形成裂纹，这可能是由于从单个焊点取向考虑。当c轴平行于基板时，基板平面上各方向的CTE 差异较大， 在1.5×10-5／K～3×10-5／K 范围内波动；而当c轴垂直于基板时，基板平面上CTE表现为各向同性，约为1.5×10-5／K。因此，c轴平行于基板时，存在较为严重的CTE不匹配［13］。

在热载荷过程中除了CTE不匹配造成的热应力，在互连结构中由于不同金属扩散速率的不同产生的Kirkendall空洞也会对封装体的可靠性产生影响。

当FC封装用到了TSV转接板时，就不得不考虑转接板的热机械可靠性问题。TSV具有特殊的高深宽比结构以及多层界面结构，在Cu填充TSV中，各层材料之间的CTE差异会导致受热过程中TSV结构中的热应力的产生，进而造成Cu相对于基体的胀出或缩进。如图13所示，变形会使TSV周围结构或器件发生变形和失效，从而导致整个电路的失效。在产生Cu胀出或Cu缩进的同时，还会伴随着裂纹和空洞的产生。随着TSV直径的不断减小，空洞与裂纹的负面作用越来越明显，会严重影响器件的性能，甚至导致TSV的开路［14］。

图13 TSV在热载荷作用下的变形行为Fig.13 Deformation behavior of TSV under thermal loads

4.3 力的作用下FC封装的可靠性

FC封装在力的作用下的失效主要表现为在跌落冲击作用下的失效。随着移动式电子器件的普及，焊点的跌落冲击可靠性被认为是关键的可靠性问题。在跌落测试中，凸点和芯片以及基板的连接位置同样是薄弱环节。而且由于凸点焊料会与芯片及基板的金属层发生反应生成硬脆的IMC层，所以在跌落测试中还可以发现，大多数的裂纹产生于IMC层，并且会沿着IMC层进行扩展，如图 14 所示［15］。

图14 跌落测试中产生的裂纹Fig.14 Crack formed under drop test

4.4 电迁移作用下FC封装的可靠性

理论上，金属原子在电子风力作用下的迁移会导致互连结构的一端（电子流入端）发生由于物质消耗产生的空洞现象，另一端（电子流出端）发生由于物质堆积产生的小丘现象，这就是物质的电迁移现象。FC封装体的电迁移失效主要发生在互连结构处，即芯片-凸点-基板结构之间，如图15所示。除此之外，由于封装中多采用Sn基焊料作为凸点材料，Sn晶体的各向异性造成的可靠性问题必须有所研究。锡晶体中c轴的扩散系数远大于a轴，对扩散相关的可靠性问题产生显著影响。在电迁移过程中，当c轴平行于电流方向时，电迁移速率显著加快，促进物质从负极向正极迁移。从动力学分析和实验两方面均可验证当锡晶体的c轴和电子流动方向一致的时候可以极大的促进IMC的迁移，缩短焊点的电迁移寿命。与电子流动方向一致的c轴晶粒前方如果存在与电子流动方向一致的a轴晶粒，则IMC在二者界面处累积，该现象是由于沿a轴晶粒的迁移速率远小于c轴晶粒，阻挡了IMC进一步向前方推移。采用同步辐射Laue衍射方法原位分析了焊点在电迁移过程中的晶粒转动情况，可以发现部分晶粒存在微小转动，偏转角在 0.5°范围内［13］。

图15 FC封装中的电迁移现象Fig.15 Electromigration in FC assemly

5 结论

微系统集成技术的飞速进步持续推动着FC技术的发展。发明至今，FC技术在新材料、新工艺上的不断创新扩展了技术的应用范围，也降低了技术的工艺成本。从C4焊料凸点到C2凸点是对细节距工艺的探索，从传统倒装形式到扇入扇出型封装是芯片尺寸限制下对更高I／O端口数和更可靠封装的追求，从陶瓷基板到有机层压基板和Si基板是在降低成本的驱动下实现更复杂信号的传输。接下来，FC技术的前沿发展仍然会沿着更细节距、更细线宽以及更多层布线的方向前进。在芯片凸点方面，纯Cu凸点的制作及Cu-Cu直接键合将成为发展目标，同时大热的扇出型封装仍有工艺改进空间；在基板方面，去TSV转接板将会成为主流，如何解决去TSV转接板在应用过程中的翘曲、屈服等可靠性问题迫在眉睫；底填充方面，仍需对细节距和超细节距FC芯片的底填充新工艺进行开发；可靠性方面，在不断追求更小尺寸和更细节距的趋势下，传统的失效机理已经无法解释小尺寸下结构的失效行为，更微观尺度的结构失效机理以及多物理场耦合作用下的失效形式需要更深入的研究。