基于数字匹配滤波器的扩频码捕获技术研究

袁 昱，王 钢

(1.哈尔滨工业大学通信技术研究所，黑龙江哈尔滨 150001;2.中国电信股份有限公司浙江分公司，浙江杭州 310000)

0 引言

随着通信技术的不断发展，人们周围的电磁环境越来越复杂，干扰越来越大。而以扩频通信为基础的CDMA技术由于其抗干扰能力较好、保密性能优异，有很大的发展前景。而实现扩频通信最为困难的是接收端的扩频码同步，而同步的第一步首先是扩频码捕获。匹配滤波器是一种十分常用的快速捕获算法，近几年越来越趋向于数字化实现。但是其本身仍存在伪码长度较长时实现过于复杂和多普勒频移过于敏感等问题。将先分析DMF工作原理，再针对上述问题分别给出改进方案。

1 算法基本原理

近些年来，由于计算机技术、微电子技术的迅速发展，过去无法想象的大型集成电路的诞生，越来越多以前由于过于复杂而无法用数字技术实现的算法，都已经可以用数字技术在硬件上实现。其中匹配滤波器也是学者们研究的重点之一。图1给出了DMF的实现原理框图。

图1 DMF伪码捕获结构的实现

因为数字系统处理的都是时间离散数值离散的点，所以信号进入系统必须先经过采样。采样间隔为Ts，且Ts=Tc/K，其中K为采样因子，常见的取值有2、4、8等。其工作过程如下:信号经过平衡调制后进行时间长为Ts的积分后清零;其输出结果通过A/D转换进行间隔为Ts的采样，将采样后的时间离散值依次送入KN个移位寄存器，同KN个本地伪码进行相关运算，最后输出结果和门限进行比较，通过判断，若大于门限，则捕获成功进入下一个状态，若未超过门限，则位移一个采样值，继续上述工作，直至最终捕获伪码相位。

这里不考虑噪声干扰的问题，那么I路信号经过第一步积分之后可以表达为:

经过积分器之后，有A/D转换开关对时间连续信号进行采样，采样间隔为Ts。码相位偏差可用Td表示，则Ts来表示Td可以写作Td=LTs。整个码周期N个伪码元经采样后得到KN个采样值，将其依次一如KN个移位寄存器，再同固定的本地伪码值cn进行相乘，最后对这些相乘结果进行累加求和，就得到了匹配滤波器的输出值。其复包络可以表示为:

当接收码元位移到某一时刻，有n=L+KN，那么此时可以认为本地伪码与接受伪码同相，即两者取得同步，可以表达为c(i－L)c(i－n+KN)=c(i－L)2≡1。将其代入式(3)并进一步简化得到包络检波器输出，由于Ts=Tc/K，于是有:

由式(4)可以看出，即使采用了数字方式，最终输出结果依然避免不了频偏的影响。现代通信中越来越多地出现了发射与接收端相互间高速移动的情况，这会造成多普勒频移，它会使输出包络值有较大衰减，十分影响系统工作性能。文中用符号fd表示多普勒频偏，它其实就是造成本振和接收到的载波频率之间估计差值Δω的主要因素。所以文中不再对Δω和fd进行区分，接下来将fd代入式(4)来分析其对输出峰值的影响，对代入后的式子进行归一化操作，有结果如下:

假设要进行传输的基带信息的码速率为Rb=1 kb/s，伪码长度为N=1023，那么就有码元宽度Tb=1 ms，伪码速率Rc=1.023 Mb/s。DMF 对伪码相位的捕捉能力已在前面得到充分讨论，这里只关注多普勒频偏fd对输出影响，因此考虑伪码相位已同步情况下，归一化增益与fd关系如图2所示第1个零点在1 kHz处，这是由于Sa(t)函数自身的特性，其能力主要集中在主瓣，旁瓣能量几乎可以忽视。

图2 DMF的归一化相关增益仿真图

由式(5)可以看出，归一化相关增益GDMF(fd)会在NTcfd/2=π是取值第一次为零，即NTcfd/2=π为该函数的第一个零点。所以其主瓣带宽较窄，不利于抗多普勒频移。当多普勒频偏较大是，归一化增益函数GDMF(fd)将一直处在旁瓣上，输出值很小，即使码相位已经被捕获情况下，仍然无法超出门限，于是系统将认为相位仍未捕获从而继续先前步骤。

综上所述，MF(匹配滤波器)或者DMF都不具备对多普勒频移的捕获能力，其主要是由它们对多普勒频移过于敏感这一特性造成的。第3节将引入加窗法，扩展其主瓣宽度，增强其抗多普勒频移能力。

2 对数字匹配滤波器复杂度的改进

当伪码长度较长时DMF需要大量(至少3KN)个存储器来分别存放I路、Q路、本地伪码这3类数据，这是不利于资源有限的地方使用的。

当伪码长度为N时，传统的DMF结构如图1所示，抽样率为K，码长为N的DMF每个抽头都有1/K个chip的延时，K=2时，假设在n次位移之后其输出表达式为:

式中，ci为固定的本地伪码码元，ai为依次移位串入的接受伪码码元采样值。则根据式(6)可知1次位移之后的输出表达式为:

由于码长较长时需要数量巨大的乘法器，对硬件要求较高，故现在为了减少乘法器的数目，做如下处理:

式中，d0=cN－1－c0，d1=c0－c1，d2=c1－c2……dN－1=cN－2－ cN－1。由于采样率 K=2，而这里只做了位移一个抽样时间后输出与未位移时输出的相减，所以两者有一半的累加单元完全相同，在相减时就完全消去了，因此至少省去了一半的相乘器。由前文介绍可知，本地伪码是二元序列，只包含元素±1，因此当2个本地码元相减时可能还会出现di=0的情况，更加减少了相乘器的个数。这种通过2个时刻输出结果相减，之后再在求和后用一个延时回路恢复到传统DMF输出的算法称为数字差动匹配滤波器法，具体实现原理框图如图3所示。

图3 数字差动匹配滤波器原理框图

下面计算2种方式乘法器数目的具体差别。在传统DMF当中，乘法器数目若不做任何处理，抽样率为K，码长为N时，所需要的乘法器个数M(I、Q两路理论上可用同一组乘法器)可表示如下:

当进行了差动改进之后，首先因为只位移了1/K个码相位，因此，有K－1乘法器还是完全对齐的，相减过程中首先省去了

只有连续2个或者以上的相同单元在错位相减时才能消去，长度为2的游程将消去1个，长度为3的游程将消去2个，同理可知长度为p的游程将消去p－1个。又由于伪码本身的游程特性，剩余的M－ΔM1个乘法器当中的1/2的单元是不连续的1或者－1，那么这一部分无法消去的，剩下的乘法器中长度为p的游程数是长度为p－1的游程数的一半，因此，这样又可以省去的乘法器数目可以表达为:

因此将式(10)和式(11)相加就得到了传统方式和差动方式之间的乘法器数目差，那么在相同K和N条件下，差动方式所需要的乘法器数目和传统方式相比可以表示为:

表1给出了不同K取值下的传统DMF和差动式DMF资源占用数的比较表。当K增大时节约的乘法器数目随之增加，同时节约资源数的比例也在上升。因此越是复杂的系统中使用差动方式就越能节约资源，同时在性能上几乎没有任何损失。

表1 不同K取值下节约资源数及比例

3 加窗数字匹配滤波器

在第1节的末尾提到了DMF的最大缺陷之一是它对多普勒频移过于敏感。若想要将其应用在有多普勒频移存在的系统中，则必须进行一定的改良。

本节的目的是希望通过一定的方式加宽主瓣带宽，从而使其对多普勒频移不再如此敏感。常见的增加信号主瓣带宽的方法是加窗法。下面取一般窗函数来做数学分析与仿真。窗函数定义如下式表示:

式中，β=1时，w(m)为汉明窗;β=0时，w(m)为矩形窗。它的频率响应可以表示为:

式中，WR(ω)为矩形窗幅度特性，长度为M。于是经过拥有上面冲击响应的系统处理之后的输出信号可以表为:

要实现加窗这一改进步骤，只需要改进DMF的本地固定伪码乘法单元，将其从图1的c0、c1、c2……、cN－1变成 c0w0、c1w1、c2w2、……、cN－1wN－1，其中wi为长度为N－1的汉明窗函数中的第i个数。在加窗之后，依然在排除噪声的情况下，进行了归一化增益比较的仿真，其结果如图4所示，两条虚线为加不同窗函数之后的结果。其分析如表2所示。很明显，由图5可知，在与第1节完全相同的仿真条件下，其主瓣宽度从未加窗的1000 Hz变为了加窗后的2000 Hz，增宽了一倍。当β=1时由于旁瓣在超过1500 Hz时表现不如未加窗，而β=1.6时在0～2000 Hz内表现均超过未加窗和β=1的情况。因此，建议选择合适的β值，使性能更优。由于加窗改进算法只是改变了本地乘法器的系数，所以它几乎没有带来硬件复杂度的增加。

图4 加窗前后归一化输出增益比较

表2 不同多普勒频移下各方式归一化增益比较表

4 结束语

先从数字匹配滤波器的原理下手，通过数学方式详细分析了其归一化输出值与多普勒频移的关系，计算分析说明了其抗多普勒频移能力较差，之后matlab的仿真也验证了该结论，这是需要改进的。第2节就码长较长和采样率较高时DMF硬件实现复杂度较高这一弊端提出了差动方式的解决方案，明显降低了其硬件消耗量。第3节则正是针对多普勒频移的问题，提出了对I、Q两路输入数据加窗的方式，并通过matlab最终验证了加窗后的主瓣比未加窗的宽出1倍，同时β=1.6时加窗效果较好。

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