锁相式频率合成器的设计与改进*

(北京航空航天大学 电子信息工程学院，北京 100191)

1 引 言

频率合成是通信、测量系统中常用的一种技术，它是将一个或若干个高稳定度和高准确度的参考频率经过各种处理技术生成具有同样稳定度和准确度的大量离散频率的技术。频率合成器通常分为直接式频率合成器、间接式频率合成器、直接式数字频率合成器(DDS)[1]。这3种合成法的实现手段和技术指标各有特点，往往某类合成器的优点正好是另一类合成器的缺点，设计时将这3类合成法有机结合、优势互补是频率合成器的发展趋势。间接式频率合成器也称锁相式频率合成器，其优点是可以实现任意频率和带宽的频率合成，具有极低的相位噪声和杂散，它与DDS相结合，可以有效克服DDS杂散和输出带宽的缺陷[1-3]。本文论述了一种改进的锁相式频率合成器的设计方法，能有效提高输出信号的频率分辨能力和转换时间；并且在输出端提出一种增益可控的放大电路，解决输出信号幅度随频率提高而衰减的问题。该频率合成器可广泛应用于现代工业的各个领域。

2 系统基本原理与总体结构设计

锁相频率合成器由鉴相器、环路滤波器、压控振荡器和程序分频器组成[1]，如图1所示。

图1 锁相频率合成器的原理框图

信号源产生一个标准的参考信号源，输出频率为f0′，经过R次分频后，得到参考信号频率fr，且fr=f0′/R，fr加至鉴相器。另一方面，压控振荡器产生频率为f0的信号，并经过程序分频器的N次分频后获得反馈信号，频率为fn。鉴相器输出相位误差信号，经过环路滤波器后，送到压控振荡器，调整其输出频率fo，使得fo/M=fn，锁相环路进入锁定状态，即fn=fr。此时，压控振荡器的输出频率为

(1)

图2为整个系统的总体设计框图。频率合成器主要采用DDS/PLL组合频率合成法。信号源采用DDS，当锁相环锁定时，频率合成器的输出频率fo及频率分辨力fr分别为

(2)

式中，fc为DDS的时钟频率，fc/2n为DDS频率分辨力。

当相位累加器的字长n较大时，合成器仍可以得到较高的频率分辨力。同时，限幅器可以改善输出信号的杂散电平。DDS和PLL组合而成的组合式频率合成器一方面可以克服DDS杂散和输出带宽缺陷，另一方面可以解决锁相频率合成器分辨能力不高和频率转换时间较长的问题，同时满足带宽和高速跳频的需要，还具有成本低、结构简单的特点，是高性能频率合成器发展的主要方向。

由于不同频率的信号输出幅度不同，因此，在PLL输出后加上一个增益可控的放大器，如图2所示。这样，能够保证各种频率的信号的输出幅度稳定在一个范围内，信号不会随着输出频率的变化而减弱或加强。

图2 频率合成器系统总体设计框图

通过中央控制器输出分频比控制字和DDS的逻辑控制字，可以改变PLL的程序分频比和DDS的频率分辨力，从而得到不同输出频率和输出频率的分辨力的信号。同时，输出信号的幅度通过中央控制器改变控制字来调整，保证输出信号幅度的稳定。

3 系统设计与实现

3.1 信号产生电路

本文主要着重研究锁相环频率合成器的设计，因此对于DDS电路部分不详细阐述。本文所需要的频率合成器产生信号的频率范围为90～180 MHz，信号产生电路如图3所示。鉴相器电路采用MC145152来实现[4]，它是美国MOTOROLA公司生产的一个大规模并行输入的集成电路，内部包括“÷R”前置分频器，“÷A计数器”、“÷N计数器”。“÷R”分频器参考分频比预置码分别接在RA0、RA1、RA2端，由它们决定信号源的分频比R，随着RA0、RA1、RA2的变化，R的取值分别为8、64、128、256、640、1 000、1 024、2 048，本文取R为1 024。设信号源频率f0′为10.24 MHz(DDS电路频率可以由中央控制器设定，本文设为一个常量)，因此锁相环电路频率变化步进为10 kHz。“÷A计数器”、“÷N计数器”与前置分频器共同构成吞脉冲程序分频器，分频比为

M=P×N+A

(3)

式中，P为前置分频器的工作分频比。

前置分频器由MB501L来实现，这是一个32/64分频器，SW脚为分频比选择端，当SW接高电平时，前置分频器分频比为64，即P=64。由公式(3)可以得到，程序分频器分频值M的变化范围是9 000～18 000。N为10位计数器，变化范围是140～281,A为6位计数器，变化范围是0～63。

图3 锁相式频率合成器电路图

压控振荡器由中规模单片集成压控振荡器MC1648构成，变容二极管选用两只特性一致的IT33背对背连接，作为回路的可控电容。变容二极管的这种连接方式可以改善互调特性，改善控制特性曲线，提高回路的有载Q值，降低VCO的开环相位噪声。MC1648采用+5 V电源时，变容二极管的正极有1.6 V的电压，为防止正偏，加于变容二极管上的控制电压应大于1.6 V，因此在输入端加上了3个二极管钳位电路，防止控制电压小于1.6 V。控制电压范围约为2～17 V，变容二极管的电容变化范围为30～120 pF。计算回路电感：

62 nH

(4)

ωn=2πfPLL/10=2π×0.1×106/10=

2π×104rad/s

(5)

资料表明，VCO的压控灵敏度为

12π×106rad/(V·s)

(6)

式中，Δfo为输出信号频率差，ΔUc为控制电压差。

鉴相器的灵敏度为

(7)

环路采用了有源比例积分滤波器，由于运算放大器有足够大的增益，因而滤波器可以视为理想积分滤波器，取电容C=4 700 pF，可以得到滤波器的电阻参数为

(8)

3.2 信号放大电路

前文所述的信号产生电路虽然能够产生稳定、宽频带的信号，但是输出信号的强度会随着频率的增大而衰减，因此，在信号的后置放大电路中应当对此作适当处理，以减小这种随着频率变化信号强度不断衰减对整个系统造成的影响。

本文采用继电器EB2-5NU组成多通道放大器对信号进行选择性放大，从而解决信号衰减问题。继电器EB2-5NU原理如图4所示。当继电器不通电时，继电器上吸合，信号即可通过上放大电路放大输出，当继电器通电时，继电器下吸合，信号通过下放大电路放大输出。因此，通过中央控制器控制继电器的通断电，就可以实现信号经过两路不同的放大器放大输出，这里设两路放大器的信号增益分别为A和B。

图4 EB2-5NU单继电器电路原理图

若需要得到更多放大倍数输出的电路，可以采用多个继电器电路串联的方法，如图5所示，即可得到不同放大倍数的输出。设继电器组是由n个继电器电路串联而成的，则可以形成增益分别为An，An-1·B，An-2·B2，…，A·Bn-1，Bn的放大电路，中央控制器可以根据输出信号的频率选择不同的增益对信号进行放大或衰减。

图5 继电器组放大电路

3.3 中央控制电路

采用AT89C52单片机作为中央控制器对整个电路进行逻辑控制，如图6所示。51单片机电路目前已经比较成熟，本文简单介绍一下本设计所采用的基本结构。单片机P0、P1口分别通过锁存器对DDS、PLL、放大电路进行控制，由P2口进行锁存选通。系统既可以通过板载键盘进行频率控制，也可以通过232串口与PC机进行通信，由PC机进行频率控制，将处理结果通过板载数码管显示出来。

图6 单片机控制电路

3.4 软件控制部分

系统通过板载键盘或者Visual C++编写的PC控制软件对系统进行频率控制，让系统既可以在稳定频率范围内按照一定的时间间隔和频率步进扫频(扫频模式)。系统主要以51单片机为核心来进行数据处理和逻辑控制，单片机程序流程图如图7所示。单片机接收键盘或PC端发出的控制信息，经过处理后转化为系统逻辑控制字，单片机通过控制字对频率合成器的工作模式(点频/扫频)、DDS产生频率、锁相环路分频比、放大电路增益进行控制,系统就能根据控制字输出所需信号。

图7 单片机程序流程图

4 硬件测试结果

本文用示波器分别对系统在不同频点的波形进行观察，得到结果如图8所示。可见，波形基本稳定在所需频点，误差率为1%(锁相环内部步进频率10 kHz,误差约为0.1 kHz)。通过对扫频模式时鉴相器锁定信号的观察，可以得到环路的转换时间最快达到80 ns，且输出信号幅度稳定在1～1.05 V之间，若需要输出幅度更稳定，可以多加几级继电器电路。

(a)f=133.12 MHz

(b)f=144.52 MHz

通过频谱仪对信号在各频点观察，得到信号的噪声在110 MHz、120 MHz、130 MHz时的噪声分别为-15 dBc、-21 dBc、-35 dBc，说明频率合成器具有较弱的噪声。

5 结 论

本文设计了一种基于锁相环的频率合成器，该合成器具有可变频带范围宽、转换时间短、输出信号强度稳定、控制方式简单等特点，与传统间接式频率合成器相比，性能有了很大提高，并且硬件结构简单，成本低，可以满足不同用户的需求。本文的创新点在于：第一，有效地结合了DDS电路与PLL电路的优点，让它们优势互补；第二，有效地利用继电器组成增益可控放大电路，满足输出信号幅度稳定的要求；第三，采用PC机与板载键盘同时控制系统，让系统操作更简便。该频率合成器在通信以及现代工业各个领域都将有广泛的应用前景。

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