基于FPGA 的毫米波数据传输系统的实现*

都赟赟，程敏敏，卢圣龙，赵怀松

（1.中国人民解放军军事科学院系统工程研究院，北京 100080；2.中国电科第五十研究所，上海 200331）

0 引言

毫米波通信[1]是当今移动通信的研究热点，由于其波长短、频带资源宽，天线等部件具有体积小、信息传输速率极高和抗干扰截获能力强等特点，适合实现高速宽带无线通信。毫米波通信通过使用大规模天线阵列，使信号形成具有高增益高指向性的窄波束，可克服远距离通信衰减较大的缺点，同时提高了通信抗侦听、抗干扰能力，因而移动通信中都有着广泛的应用前景。

针对大带宽、超高速移动通信的需求，本文基于毫米波移动通信平台开展相关研究。该平台采用大规模阵列天线和模数混合波束赋形架构，可实现远距离超高速通信。本文主要研究了基于上述平台的物理层帧结构、并行同步算法、格雷序列同步算法等，详细说明了基带波形的FPGA(Field Programmable Gate Array)实现，并通过实物的实验验证，系统在5km 距离上空口速率可以达到1 Gbps[2]。

本文主要包括以下几个部分：首先简要介绍了平台硬件架构，之后分析了基带的OFDM(Orthogonal Frequency Division Multiplexing)调制以及并行方式处理高速数据流等，并着重对接收机同步算法的并行实现进行了详细的介绍，最后给出了验证平台的测试结果。

1 平台硬件架构

平台硬件由天线阵列、射频机箱、基带机箱三部分组成，如图1 所示。

图1 系统硬件组成

其中，天线阵列射频机箱完成信号的上下变频、功率放大、小信号放大，以及数字-模拟信号的相互转化。并且通过QSFP+(Quad Small Form Pluggable)接口和基带机箱相连。基带机箱完成通信信道的调制解调、编解码等工作，并且开展角度估计、波束赋型等天线控制算法的实现。

由于毫米波通信中波长较短，天线阵元尺寸不断降低，天线阵元间间距不断减小，天线数量增多。数字波束赋形算法的复杂度较高，用模拟数字混合波束赋形代替传统的全数字波束赋形。通过每个子阵反馈一路射频信号，并通过射频器件进行模拟赋形后，输出基带信号给数字赋形模块进行最终赋形。模拟数字混合波束赋形可以大大减小数字波束赋形的复杂度，也可以减少前端射频器件的数量。为了方便控制天线阵采用大规模（32）阵元天线，分成四个子阵，子阵采用数字波束赋型，每个子阵8 个天线单元，采用模拟矢量调制器控制，将最优赋型权向量分配至数字、模拟波束赋型控制单元。为了提高系统的可靠性和一致性，最大限度的减少各个部分的连线，将射频和中频部分独立放置，将中频子系统、ADC(Analog-to-DigitalConverter)、DAC(Digital-to-Analog Converter)、基带接口等部分实现一体化设计，如图2 所示。其中每个一体化中频板包含FPGA、MCU、时钟发生器、2 通道的ADC和4 通道的DAC 等部分，可以支持两个射频通道。其中每通道ADC 采样率2211.84 MHz，每通道DAC采样率为552.96 Msps，能够支持500 MHz 的射频通道带宽。射频与基带部分的接口采用QSFP+接口，传输速率达到40 Gbps。

图2 中频子系统一体化设计

2 毫米波基带波形设计原理与FPGA 实现

2.1 系统基带收发方案概述

物理层采用OFDM 调制解调技术，能够更好的适应多径和频率选择性信道[3]，为了应对系统初始建链时链路余量不足的问题，物理层划分为窄带帧（带宽25 MHz）和宽带帧（带宽500 MHz）两大类，通过窄带系统将功率集中，提升覆盖距离。物理层数据通信帧使用512 个子载波承载信息，多址方式采用TDMA(Time Division Multiplex Access)方案，帧长0.1 ms，利用短帧降低系统时延，可以达到最低0.1 ms的系统延时；双工方式采用TDD(Time Division Duplexing)方式，通过时间区分收发。

（1）根据系统带宽500 MHZ 和速率1 Gbps 的设计需求，发送模块采用8 路并行处理方式，能够将1Gbps 的数据速率降至1/8 速率，降低对FPGA时钟速率的设计要求，提高系统处理能力。发送帧设计分为两个部分，Header 部分的数据组成(该部分用于信道估计)以及用户数据传输。本文针对用户数据部分设计8 路并行的运行方式，如图3 所示Header 部分数据组成以及信道编码；图4 所示用户数据组成以及编码。

（2）基带接收机主要包括载波同步，帧同步，符号同步，信道估计，频域均衡，解扰码，解调，信道解码等模块。由于接收数据速率高，数据量大，接收机同样采用8 路并行的同步方式处理，将采样后的数据进行串并转化进行同步，直到时频转化时，再将数据流进行并串转换处理，信道估计，频域均衡等处理。如图5所示，接收机的结构示意图，本文着重对于接收机的并行同步的FPGA 实现进行说明。

图3 Header 组成及编码

图4 用户数据组成及调制编码

图5 接收机结构

2.2 物理层帧结构设计

物理层帧结构[1]如图6 所示，主要包括前导（短前导和长前导）、头部序列、用户数据三部分，前导序列由长前导和短前导组成(如图7 所示)，其中短前导序列由17 个重复的Golay 互补序列Ga 组成，长前导序列由Gv，Gu 和-Gb 组成，Ga 和Gb是一组格雷(Golay)互补序列对，Gv=［-Gb Ga -Gb-Ga］，Gu=［-Gb -Ga -Gb -Ga］。Ga、Gb 为 经过重采样的128 点Golay 互补序列。短前导主要用于帧同步与频偏估计，长前导主要用于信道估计。前导码的后面是信号Header 和用户数据字段，其中信号Header 字段为一个OFDM 符号持续时间，其主要包括调制编码信息、长度信息、校验序列等，该字段以可靠的BPSK(Binary Phase Shift Keying)[4]调制及编码速率进行发送，信号域的内容经过扰码处理。调制编码字段给出了分组的剩余部分（即数据段）采用的调制方式和编码速率。表1 给出了该宽带通信帧的基本参数设计。

图6 宽带通信帧结构

图7 前导结构组成

表1 宽带通信帧基本参数

本系统采用的是OFDM 调制方式，OFDM 系统通过将信息数据调制到正交的子载波上传输，有效地避免了信道频率选择性带来的失真和多径传输引起的码间干扰。然而，OFDM 优势的前提是要保证其正交性，一旦正交性得不到满足，受码间干扰和信道间干扰的影响，性能将急剧恶化，所以保证同步的精确性对于OFDM 信号来说就非常重要。一般OFDM 系统的同步包括符号定时同步、载波频率同步和采样时钟同步等，后面章节会详细介绍其并行同步的FPGA 实现原理。

2.3 发射机的FPGA 实现流程

设计该发射机采用8 路并行模式将用户数据进行处理，具体流程如图8 所示，数据输入接口按8位并行数据模式输入，最终通过GTH 接口传输到中频板上通过DAC 变频到2.745 GHZ 中频频段上发送出去。

图8 发射机并行实现流程

2.4 接收机的FPGA 实现流程

天线阵列接收到的数据通过下变频到中频信号传送至中频板ADC，ADC 采样率2211.84 MHz，能够支持500 M 带宽，采样后的数据样点在中频板直接进行8 路并行化同步处理。由于传输速率高，采样速率快，单位时间内传输的数据量巨大，需要FPGA 的处理时钟达到1 GHZ 左右难以满足，在接收端考虑采用并行的数据处理方式，将接收的数据分成8 路处理这样可以有效降低对FPGA 工作时钟的需求，达到有效处理数据同步的目的。如图9 所示接收机实现流程。

图9 接收机实现流程

2.4.1 并行粗同步实现

帧的粗同步是利用接收序列的延迟自相关函数来实现的，即首先计算出接收信号的延迟自相关函数，并求其幅度的平方，然后再除以接收信号功率的平方，这样就得到了定时度量函数M(d)。设定一个门限值β，当定时度量函数第一次大于此门限值时，这时定时度量函数的位置就作为帧的粗同步位置。定时度量函数的计算公式如下：

由于该系统做8 路并行同步，上述公式的参数需要除以8后作为每一路进行同步判断的参考方式，每路做自相关会计算出该路的峰值位置，再对8 路的峰值进行比较确定出准确的同步位置。其流程如下图10 所示，图11 为实际采样数据的modelsim 粗同步仿真结果。

图10 并行化粗同步实现

2.4.2 并行精同步实现

通过粗同步处理可以粗略地估计出一帧数据的起始位置，在OFDM 系统中需要精确地进行符号定时同步。这里我们是基于短序列来进行帧的精同步。首先，将接收到的信号送入本地匹配滤波器，在匹配滤波器中存储有原有的短序列（Golay序列）；然后，求出匹配滤波器输出的信号的功率；之后，将求出的信号功率送入同步求和单元中去；最后，求出同步求和单元输出信号最大值的位置即为一帧数据的起始位置。其流程如下图12 所示，由于该系统采用8 路并行方式，每一路的数据相当于8 倍抽取数据，和本地固定序列做互相关，求出峰值，确定精确的同步位置，各支路并行同步单元如图13 所示，根据格雷互补序列的特性以及本地相关序列，匹配滤波器的输出如图14 所示，图15 为精同步的FPGA实现的modelsim 仿真结果，与理论算法一致，可以准确的判断出同步的位置（例如，本仿真同步确定位置为sync_done8）。

图11 并行化粗同步modelsim 仿真结果

图12 精同步检测流程

图13 各支路精同步单元

图14 匹配滤波器输出

图15 精同步modelsim 仿真结果

3 系统演示验证

如上文所述，该系统具有阵列天线射频模块，中频板，基带板等组成部分，在进行试验平台环境搭建时，基带板和中频板之间通过光纤连接，采用QSFP+接口，4 线制模式，传输速率可以达到40 Gbps。中频版和射频通过射频线连接，将中频信号传送至射频的阵列天线进行混频至射频28 GHZ毫米波频段发送出去。图16 所示，系统演示环境搭建。

图16 实物实验平台

该系统设计具有高速数据传输能力，为进行原理样机验证，使用思博伦的C51 万兆以太网测试仪进行数据传输验证。该测试仪是一种多速率接口的网络测试仪器，具有覆盖十兆、快速以太网、千兆、万兆以太网接口，并具有流量发生、流量统计、数据过滤、误码测试等功能。通过SFP+(Small Form Pluggable)光口[5]与基带板连接，并通过基带板FPGA 芯片的10G Ethernet PCS/PMA IP 核实现与该设备的以太网数据传输。通过试验验证了该系统具有空口1 Gbps 的数据传输能力，除去负载和开销，实际传输速率在800 Mbps 左右。如图17 所示。

4 结语

本系统射频部分通过采用阵列天线的形式，在发射时采用多个功率不大的功放，在空间进行功率合成形成定向波束，将发射功率集中在需要通信的方向上，在接收时也采用阵列天线的形式来提高天线增益，提升通信系统对弱信号的接收能力，从而提高通信距离。现有毫米波通信系统在传输距离上最大只有2 km,该系统平台通过传输验证可以在5 km 视距上无误码传输。系统平台通过在基带处理上，采用并行处理的发送接收方式，提高数据处理能力，采用MIMO+OFDM 的形式，以对抗毫米波频段较大的传输衰减、增加通信距离并提高信息传输速率,OFDM 的通信体制解决了信号大带宽情况下的信道均衡从而满足了系统数据传输速率能够达到1 Gbps。毫米波通信是当今移动通信的研究热点，在各领域有着广阔的前景。由于其实现的难度大，所以拥有很高的技术含量，加上大规模阵列在其中的应用，并且实现了在原理样机平台上的高速数据传输，进一步进行原理样机工程化研制，将会取得可观的经济效益。