基于判决反馈环的数字化载波恢复方法*

尹立言 向 新 王 瑞

空军工程大学航空工程学院，西安 710038

数字通信系统的接收端，最为重要的功能之一是在有噪声干扰的条件下实时、准确地实现载波恢复。应用最大似然参数估计理论，是设计数字数据调制信号相干检测载波恢复算法的最有效方法，使似然函数最大化的过程即是去调制的过程[1-2]。由于通信系统带宽和功率效率因素的限制，常使用抑制载波的传输方式，因此无法使用普通的锁相环进行载波恢复，目前可用的载波恢复方法可分为面向判决法(Oriented Decision)和非面向判决法(Non-oriented Decision)。

在接收机恢复载波的过程中，捕获时间和跟踪抖动是评估其性能的2个主要指标[3-4]。特别是在近地轨道卫星通信中，短的捕获时间至关重要[5]。低跟踪抖动是实现更好的误码率性能所需要的。当载波相位跟踪环路闭合时，可以通过增加环路增益系数来减少捕获时间，然而这种增加可能会对跟踪抖动产生不利影响，是以牺牲捕获时间的代价达到改善跟踪抖动的目的[6]。相对而言，面向判决的方法在低信噪比的情况下有着比非面向判决更短的捕获时间和更低的跟踪抖动[7]，因此考虑了一种使用判决反馈环进行数字化载波恢复的结构。

首先给出基于判决反馈环的载波恢复系统模型和相位均方误差分析，为满足工程上对于信号处理速度和处理精度的要求，设计将应用FPGA实现，并以平方环和科斯塔斯环作为对比，对含噪频差信号的捕获时间和跟踪抖动进行仿真测试，结果表明判决反馈环的抗噪声性能有显著提升。

1 系统模型及跟踪性能分析

1.1 系统模型

判决反馈环工作原理是首先对接收信号进行相干预解调，将解调出的信号抵消信号中的调制信息，由此得到误差电压来实现载波提取，并将所提取的载波提供给前面的相干解调使用。数字信号的载波恢复DFPLL环系统结构如图1所示。同相支路乘法器的输出信号在一个符号宽度Tb内积分，在符号结束时对积分结果进行抽样判决；正交支路乘法器延迟一个符号宽度Tb，以保证Zc(t)与Zs(t)在同一符号上相乘。若同相支路乘法器输出信号的积分抽取判决正确，则能抵消正交支路中的调制信号，使误差信号中不含调制信息；vd(t)通过环路滤波器后，输出控制电压vc(t)；vc(t)控制VCO的频率和相位，使环路锁定。

图1 判决反馈环载波恢复系统框图

(1)

得到正交支路输出为

(2)

其中，Kp表示乘法器系数;环路滤波器的输入为

(3)

环路滤波器具有低通特性，且通带很窄，因此相当于取出vd(t)中的直流信号分量，因此环路滤波器的输出信号可近似为

(4)

式(4)即为判决反馈环的鉴相特性，式中Pe是载波相位差θe的函数，对于BPSK信号而言，有

(5)

式中，erfc(·)表示标准误差函数；Eb/N0表示每bit信噪比。

1.2 抑制载波锁相环跟踪性能分析

为研究抑制载波锁相环对频差信号的跟踪性能，本节讨论针对加性高斯白噪声对环路锁定后引起的跟踪抖动进行分析。定义BL为环路单边噪声带宽，S/NL为环路信噪比，其反映了环路对噪声的抑制能力。基于线性理论的传统一阶锁相环相位均方误差为

(6)

图2 BLTb=0.1时判决反馈环与非面向判决环相位均方误差之比与环路信噪比的关系

假定环路噪声带宽恒定且环路滤波器为理想带通滤波器，不考虑位同步带来的跟踪抖动，二阶数字锁相环相位均方误差可以写成[8]

(7)

ρ表示平方损失，在平方环与科斯塔斯环中可表示为ρ=1/[1+(S/NL)γ]，其中，γ=BL/Bi，Bi为带通滤波器的单边带宽；在判决反馈环中则有ρ=1/(1-2Pe)2。图2表明在相同环路信噪比条件下判决反馈环比非面向判决环有更小的跟踪抖动，因此判决反馈环具有更好的抗噪声性能。

实际上，判决反馈环采用同相、正交支路积分-采样的判决结果，对2支路输出信号相乘后进行求差获得鉴相误差，鉴相特性式(4)中只含有噪声的和、差项；而非面向判决环需要平方或乘积运算来完成鉴相功能，鉴相误差信号中包含噪声的平方项，因此导致噪声恶化显著。

2 输入信号建模与仿真

2.1 工程实例需求

输入信号中心频率f0=70MHz，输入数据为8bit量化后的数字信号。根据带通采样定理，对于某带通信号，假设其中心频率为f0，上、下边带的截止速率分别为fH=f0+B/2，fL=f0-B/2，B为所需处理的信号带宽。对其进行均匀采样，满足采样值不失真地重建信号的充要条件为

(8)

式中，|fL/B|表示不大于|fL/B|的最大整数。采样速率越高，采样后的数字信号信噪比越高，综合考虑硬件实现难度，采样速率取fs=32MHz。

为克服解调端的相位翻转问题，采用DPSK信号对判决反馈环的锁相特性进行测试。通常输入信噪比大于8dB，才能满足一定的解调误码率要求(理论上S/N0=8dB时，误码率为10-4)，因此，为了考虑一定的裕量，要求FPGA实现后的锁相环输入信噪比为S/N0>6dB时能正常锁定，且要求锁相环路不经周期跳跃而快速捕获锁定，环路快捕带ΔωL≥100kHz。

2.2 信号模型

在本实例中，信号调制选择升余弦滚降滤波器作为成形滤波器，其传递函数为

(9)

式中，Ts为码元周期且Ts=fs；α为滤波器滚降因子，取α=0.8，则滤波器的截止频率为(1+α)fs/2=3.6MHz，由此可得中频信号处理带宽为B=7.2MHz。

根据DPSK信号的调制原理，首先将原始二进制数据转换成相对二进制数据，然后对相对数据进行成形滤波，滤波后的数据通过相乘器与载波信号相乘完成调制过程。接收端则需要通过下变频，将射频信号转换成标准的70MHz中频信号，最后经过中频滤波、A/D采样后转换为数字信号，送至FPGA处理。

图3 FPGA工程测试信号产生流程

为了测试判决反馈环的抗噪声性能，可依据图3所示的流程在MATLAB中产生用于FPGA仿真测试的DPSK信号，其频谱图和时域波形如图4。

图4 信噪比为6dB的DPSK仿真信号

3 基于判决反馈环的载波恢复环路设计

3.1 环路性能参数设计

根据锁相环路数字化的要求，环路自然频率ωn与数据采样周期Tn之间的关系为ωnTn≤1。自然频率ωn与快捕带ΔωL、阻尼系数ξ之间的关系为ωn=ΔωL/(2ξ)，而对于理想二阶环路而言，阻尼系数ξ通常设为0.707，可以计算出当ΔωL≥100kHz时，ωn≥444×103(rad/s)，显然满足ωnTn≤1的条件。

另一方面需要考虑环路的噪声性能，通过非线性分析结果表明[9]，只有当S/NL≥6dB时，环路才能正常锁定。因此有环路自然角频率的上限值

(10)

显然，ωn的值越小，环路更容易在信噪比恶劣的条件下锁定，且锁定后的稳态误差越小，捕获时间也越长；ωn的值越大，则环路快捕带越宽，捕获越迅速[10]。为兼顾稳态误差及捕获带宽的需求，取ωn=2π×150×103(rad/s)=150kHz。

由于接收信号是8bit量化后的二进制补码数据，所以首先设定本地NCO输出数据位宽与输入数据位宽相同为8bit，则相乘后的Zs(t)有效数据位的位宽为15bit。根据判决反馈环系统模型，Zc(t)为1bit判决输出的解调数据，vd(t)的位宽与Zs(t)相同，这样环路滤波器处理不增加有效数据位宽，则环路滤波器输出有效数据位宽Bloop=15。取NCO频率字更新频率Tdds为8个数据采样周期，故可以计算出当NCO频率字位宽N=19时环路总增益

(11)

对于环路滤波器的系统函数而言，极点的值决定了滤波器幅频响应的峰值点位置，而零点的值决定了滤波器幅频响应的谷值点位置，当ωnT≤1时，滤波器系数C1和C2为

(12)

由此可以得出系统函数的极点为0.9792±0.0204i，在单位圆内，系统是稳定的。但是，由于NCO频率字位宽较小，此时NCO的频率分辨率即频率字调整步进为Δf=61.0352Hz，这样大的步进值会使得环路锁定后的稳态误差较大，严重影响环路的性能。

为了增加NCO的频率分辨率，需要增加NCO频率字的位宽。由于输入信号位宽由前端A/D采样决定，一般不做调整，一个可行的方案是通过增加NCO输出的数据位宽来达到增加NCO频率字位宽的目的。设置本地NCO核输出最大数据位宽16bit[11]，则环路滤波器的有效数据位宽为23bit，NCO频率字位宽N=27，环路总增益、环路滤波器系数即滤波器系统函数零极点保持不变，而此时NCO频率分辨率为Δf=0.2384Hz，满足设计要求。

3.2 积分判决模块设计

积分判决模块是判决反馈环中的核心功能部件，其主要完成同相支路的积分及抽样判决功能，以及正交支路的时延处理，并完成同相支路解调数据与正交支路数据乘法运算，产生vd(t)作为环路滤波器的输出信号。

根据输入信号产生模型，采样频率(与系统时钟频率相同)是基带信号调制数据速率的8倍，当位同步脉冲刚好与数据翻转时刻对齐时，为了完成一个调制周期内的积分运算，需要进行8个采样数据的累加运算，且可以保证积分运算均在一个调制周期内完成。然而一般而言，位同步环路与载波同步环路都是一个动态的稳定系统，环路锁定后会存在一定的稳态误差。因此，为保证每次积分运算在同一个码元周期内进行，可以取码同步脉冲后的第2～7(共6个)采样点的积分运算，前后留一个采样点的裕量，以增加环路稳定性。根据差分信号的特性，同相积分数据的符号位即为判决解调的结果，然后根据解调结果直接取正交支路数据或取反，作为环路滤波器的输入信号。

3.3 位同步模块设计

根据判决反馈环系统模型，在同相支路的积分及抽样判决时，需要获取位同步信息，以确保在同一码元周期内进行积分运算[12]。因此，需要一个位同步环与载波同步环相互配合构成一个大的闭环控制系统。

采用一种超前-滞后型位同步环，其原理框图如图5所示，它主要由鉴相器、相位比较器、分频器及双相时钟组成。

图5 超前-滞后型位同步环原理

FPGA从基带信号进行微分及整流处理提取过0信息，检测数据跳变沿的设计如图6。由于采用二进制补码数据，可以直接取解调后基带信息的符号位作为码元的起始相位信息，形成携带有码元起始相位信息的单bit数据流。将提取出的符号位送入触发器进行延时处理，其中触发器的时钟频率远高于码元数据速率，再将延时后的数据与提取的符号位进行异或处理，即可在数据跳变沿输出一个高电平脉冲(当延时后的数据与当前数据不同时，输出高电平“1”，否则输出“0”)。为提高输出脉冲的稳定性，使检测出的跳变沿脉冲为规则的单个时钟周期的高电平脉冲信号，在异或门之后增加一级触发器。

图6 基带数据跳变沿检测的设计

相位比较器通过比较位同步信号与过0提取信号的相位判断位同步时钟相比基准时钟是超前还是滞后。晶振双相时钟相位相差π，因此如果位同步时钟相位超前，则扣除一个窄脉冲到或门，分频器的输出相位向后调整1/N个周期；相反地，若位同步时钟相位滞后则分频器输出提前1/N个周期，如此反复调整最终实现位同步。

4 载波恢复环路的实现与仿真测试

载波恢复环路由2个乘法器模块、积分判决模块、环路滤波器模块、频率合成器模块和位同步模块组成，图7为判决反馈环FPGA实现的顶层RTL图。本实例选用Altera公司的Cyclone IV系列器件EP4CE15F17C8，Logic Elements(逻辑单元)使用3702个，占24%；Registers(寄存器)使用2371个，占15%；Memory Bits(存储器)使用了2544位，占1%；Embedded Multiplier 9-bit Elements(9bit嵌入式硬件乘法器)使用2个，占1%；系统最高工作频率93.14MHz，满足工程实例需求的32MHz。

图7 判决反馈环FPGA实现的顶层RTL图

位同步的MODELSIM仿真结果如图8，输入信号din的相位跳变处即为码元起始时刻，但由于环路中乘法器存在1个时钟周期的延时，而位同步脉冲Codesync与输入信号din的相位跳变处正好有一个周期时延，可以判定成功完成了位同步。

图8 位同步的MODELSIM仿真图

载波恢复的MODELSIM仿真结果如图9，NCO输出信号sine即为恢复的载波信号，df为调制的载波与恢复的载波的频差。可见经过一定时间频差趋于0，判决反馈环路可以完成载波的跟踪和锁定，接下来使用MATLAB对NCO输出信号及频差进行量化分析。

图9 载波恢复的MODELSIM仿真图

从仿真图10中可以看出，信噪比为6dB时环路能够正常捕获并最终锁定，锁定时间为0.23ms，锁定后频率抖动范围约为220.8Hz，而当信噪比衰减至-3dB时载波跟踪效果变差，锁定时间为0.27ms，锁定后频率抖动范围约为1014.7Hz。可见信噪比越低，捕获时间越长，且锁定后频率抖动越大。

图10 判决反馈环跟踪性能仿真图

图11 信噪比6dB平方环和科斯塔斯环仿真图

输入信噪比为6dB的DPSK信号，环路自然频率ωn，NCO的频率字宽，环路滤波器的总增益K及环路滤波器系数C1和C2设置保持不变，依据文献[13]和[14]的方法设计平方环和科斯塔斯环载波恢复环路，并进行仿真测试。图11中平方环的锁定时间为0.56ms，锁定后频率抖动范围约为1938.6Hz；科斯塔斯环的锁定时间为0.25ms，锁定后频率抖动范围约为2003.8Hz。与平方环及科斯塔斯环相比，判决反馈环稳态误差明显减小，抗噪声性能有显著的提升。

在表1中列出了不同信噪比上述各类锁相环的频率抖动范围，可见实际频率抖动与1.2节的理论分析基本吻合，判决反馈环相比平方环和科斯塔斯环有更小的频率抖动，这意味着其有更好的抗噪性能。另外，平方环和科斯塔斯环的实际频率抖动相差不大，其同属非面向判决环，若环路滤波器设计相同，则二者是等效的[15]。

表1 各类抑制载波的数字锁相环频率抖动范围比较

*注：面向判决环为判决反馈环；非面向判决环包括平方环和科斯塔斯环

5 结论

提出一种基于判决反馈环的数字化载波恢复的设计方法，重点在于环路参数和关键模块的设计，并在FPGA芯片EP4CE15F17C8上进行实现，在相同的输入信号和环路参数设置的前提下，对判决反馈环、平方环和科斯塔斯环分别做了MODELSIM和MATLAB的联合仿真测试。仿真结果表明，在允许的同步时间范围内，提出的判决反馈环的设计方法可以在不增加数字接收系统整体复杂度和锁相环路捕获时间的前提下，实时、准确地完成载波恢复，相比非面向判决环有更小的跟踪抖动，显著提升环路抗噪性能。