一种S波段宽带侦察数字接收机的设计

孔梦华，祝瑞军，陈文锋，丁庆东

(中国船舶重工集团公司第七二四研究所，南京 211153)

0 引 言

现代电子对抗的主要特点是信号覆盖频段宽且待处理信号复杂多变。为适应现代电子战需要，侦察接收机必须满足以下几个要求[1]：(1) 接近实时处理能力，(2)瞬时带宽必须宽，(3)可以处理同时到达的多个信号，(4)较高的灵敏度和较大的动态范围。

与传统的模拟信道化技术相比，由于不存在模拟电路中的温度漂移、增益变化以及直流电平漂移等现象，侦察数字接收机的数字信道化技术已经成为现代电子战争研究的重点。

1 硬件设计

S波段宽带侦察数字接收机主要包括前端模块、S波段八通道合成器、混频模块、数字接收和处理模块，见图1。

8路射频信号进入前端模块，经过限幅低噪放放大、移相后合成一路，进入混频模块。混频模块将整个工作频段内800 MHz射频信号滤波并分为两个400 MHz的窄频段分别进行下变频以抑制宽带接收杂散，下变频后将两路输出给数字接收和处理模块。数字接收和处理模块同时接收两路400 MHz宽带中频信号，为降低对模拟滤波器要求增加ADC的采样带宽。ADC对每路800 MHz带宽信号进行采样后送往FPGA作信道化处理，将800 MHz带宽信号分为16个信道，每个信道50 MHz分别进行处理。将处理得到的有效宽带干扰信号频率、带宽等信息通过光纤传输至综合信号处理模块。

数字接收和处理模块集成在一块数字电路板上，分别由光纤接口电路、FPGA电路、单片机电路、时钟分配电路、电源电路和ADC电路组成，见图2。

FPGA芯片选择XILINX公司的kintex-7系列的xc7k325t。FPGA电路的主要功能是：

(1) 接收ADC采集的800 MHz宽带数字化信号，并进行信道化处理后通过高速光纤接口将信号幅度、频段等信息传给信息处理机柜；

(2) 根据来自信息处理机柜的控制信号和命令，对数字接收和处理模块的内部模块进行时序控制、通道信息选取和传输等；

(3) 控制数控衰减器实现STC功能；

(4) 检测来自模块内部的状态信息送给综合信号处理板。

ADC芯片选取TI的ADC12D1800RF，可直接射频采样，最高单通道采样速率可达到3.6 GSPS，双通道可达到1.8 GSPS，其转换位数为12位，实际有效位数可以做到8位，即ADC芯片的动态范围可以做到约48 dB。ADC芯片的输入饱和功率为2 dBm，则ADC芯片的输入信号范围为-46～2 dBm。

光纤接口电路的功能是完成侦察接收机与信息处理机柜之间的数据交换光模块的发送和接口管脚与FPGA的高速收发器接口相连，以及信号监测和发送控制管脚与FPGA的IO口相连。

单片机电路主要实现与外部的网络通讯功能，完成程序的远程加载、调试等功能。单片机与网络交换芯片结合，可实现远程程序的加载与调试。

时钟分配电路的功能是完成对时钟信号的低失真分配，输入1.6 GHz时钟后分配出多路时钟分别供ADC、FPGA等模块使用。

2 信道化分析

传统并行多通道接收机是通过并联多个单通道接收机来实现的，其中的单通道接收机可分别侦察带宽内的多个通道的信号(本振频率分别为w1,w2，…，wL，L为通道数)进行接收处理。这种并行的多通道接收机组成简单，易于理解。但是，由于硬件设计的限制，这种接收机一般体积庞大，不易于携带，因此应用范围大大受限。本节研究基于多相滤波的信道化算法，一方面研究原型滤波器的带内平坦度和带外抑制度以及滤波器组的全带宽覆盖度，实现对截获信号的全概率分析；另一方面，对算法进行优化，使其便于硬件实现，提高其工程应用价值[2-3]。

如前所述，本模块频率覆盖带宽为800 MHz，在图1的混频电路中产生两路带宽400 MHz的信号。为降低ADC采样之前的抗混迭滤波器的设计难度，并充分利用ADC的高采样率优势，ADC采样率设为1.6 GSPS，并在数字化处理后的第2奈奎斯特区域800 MHz带宽内只选取其中有效的400 MHz带宽信号送往后端处理。

由于设计中ADC两通道采样率均高达1.6 GSPS，ADC内部两倍降频后输出4路800 MSPS信号，FPGA无法直接对此高速率信号进行处理，设计在FPGA内部采用Demux技术将ADC输出的4路800 MSPS高速率信号分成两个16路并行的100 MSPS信号流进行处理。16路并行信号流通过图3中的多相滤波处理，即可得到16信道的基带I/Q数据(每个信道覆盖50 MHz)，其中每路前4个信道和后4个信道为无效信号。将最终FFT输出的有用带宽进行组合，可以得到16路带宽50 MHz的有用信号。对于接收机的侦察功能，由能量检测法可得到16信道的幅度均值，经由光纤送往信号处理分机，通过对不同频带内信号幅度的判断可以得到干扰信号所处的频段。

由于侦察接收机接收的都是非合作信号，考虑采用50%的重叠信道划分方式不仅可以实现带宽内干扰全概率截获，而且过渡带宽的增加可以显著地减少滤波器的阶数，节省FPGA资源。图3中的滤波器组设计为由一个128阶原型低通滤波器16抽取所得，原型低通滤波器通带50 MHz，阻带100 MHz，如图4所示。

3 测试结果

3.1 ADC采样测试

ADC采样之后输出4路800 MSPS的数字信号给FPGA。FPGA对高速率信号进行接收后首先实现信道化之前的延时和抽取。将4路800 MSPS的数字信号转换为两个16路并行信号。通过chipscope对抽取后速率为100 MSPS的32路信号进行测试，底噪如图5所示。

在组件的8通道中的任一通道输入某频点-50 dBm的信号，将FPGA处理后的100 MSPS速率信号导入到Matlab进行分析，可以看到时域信号和频域信号如图6所示[4]。

时域信号反映了输入的单频信号的频率和幅度。由于混频模块中模拟滤波器通带400 MHz，因此频域信号中频点周围的底噪抬起，大于阻带内噪声幅度。经过测量计算，ADC的输出信噪比为53 dB，有效位数为8.5 bit，动态范围为51.2 dB，达到设计要求。

3.2 信道化输出测试

在FPGA中对ADC采样后的数据进行抽取延时后进入图3所示的信道化处理流程。信道化处理后的信号时域和频域分析图如图7所示。

在时域图中可以看到，信道化处理后只有覆盖输入信号频点的通道才有信号，否则只有噪声。由于本文中采用无损信道处理技术，因此每一个信道的通带覆盖50 MHz带宽，而阻带覆盖通带之外的50 MHz带宽。这导致50 MHz带宽内前25 MHz内的信号会存在于前一个信道内，后25 MHz内的信号会存在于后一个信道内，只有在信道正中间的频率才不会泄漏到相邻的频带内。其幅度在频域分析图中可以看到，信号频点存在于相邻两个信道内，但泄漏到另一信道的信号幅度会受到阻带的抑制。由于侦察组件需要对干扰信号进行全频段的覆盖，因此无损信道化虽然会产生类似“伪频点”的信号泄露，但依然可以取得很好的干扰信号检测效果。

当接收到的干扰信号频率处于某一信道正中间时不会出现信号泄露。通过cordic IP core进行幅度计算，此时各信道内信号幅度如图8所示。

在图8中可以明显看到，输入信号频率所在的信道其幅度远大于其他信道。将各信道的幅度等信息送给信息处理机柜后后者可以快速判别出干扰信号所处的频段，然后通过捷变频可以让雷达信号避开干扰信号所处频段，从而使雷达保持正常工作。经测量，接收机动态范围为45 dB，单通道灵敏度-93 dBm，符合设计要求。

4 结束语

为了避开干扰信号对雷达的影响，需要通过侦察接收机对干扰信号进行实时侦察。由于干扰信号频段的未知，因此侦察数字接收机要有能处理大带宽信号的能力。目前虽然已有高速ADC可以对射频信号进行直接采样，但是受限于FPGA的处理时钟频率，必须要对ADC采样数字化的信号进行抽取降采样后才能处理。本文使用无损信道化处理技术，较好地实现了FPGA在低速时钟域内对高速宽带信号的数字化处理，有效地解决了主动雷达工作带宽内干扰信号实时全概率截获问题。