数字电路与系统设计基础课程改革的探索与实践

张 霞 张丽果 李立珺

西安邮电大学 陕西西安 710121

众所周知，数字电路与逻辑设计课程是电子信息类专业的一门重要的专业基础必修课，具有较强的理论性与实践性[1]。高等院校中所开设的集成电路设计与集成系统专业均将该门课程视为其他专业核心课的基础。

西安邮电大学的集成电路设计与集成系统专业设置于2006年，并于2008年立项为陕西省级特色专业建设点，2010年立项为国家级特色专业建设点，2014年获批为陕西省级人才培养模式创新实验区。该专业以集成电路逻辑设计和系统设计为目标，培养掌握集成电路与系统设计基本理论、基本方法，熟悉电子技术、信号处理技术、通信技术和计算机技术，具备集成电路与系统基本设计能力，能从事集成电路设计和系统设计的研究、开发和应用等创新型人才。

在多年的教学过程中，该专业的教师队伍不断调研国内外的专业发展动态，在研究专业培养方案与培养目标的基础上，通过多年的学习与积累，认为将数字电路与逻辑设计课程与该专业后期开设的Verilog HDL数字系统设计和FPGA设计基础两门课程进行优化组合，能够更好地将知识点进行衔接与融合，有助于促进理论与实践相结合，提高学生实践动手能力，培养学生的创新意识。因此，通过将数字电路与逻辑设计、Verilog HDL数字系统设计和FPGA设计基础3门课程进行优化组合，西安邮电大学面向“集成电路设计与集成系统专业”大二学生开设了一门新的课程，即数字电路与系统设计基础。该门课程是理论性、工程性、实践性很强的专业基础必修课，共计80学时，其中实验上机学时为16学时。

本文介绍了西安邮电大学在数字电路与系统设计基础课程中所进行的教学改革，力求为地方高等院校集成电路设计与集成系统专业的课程改革提供借鉴与参考。

1 教学内容的整合与优化

通过数字电路与逻辑设计、Verilog HDL数字系统设计和FPGA设计基础3门课程的有机结合，将Verilog HDL硬件描述语言与FPGA设计穿插到数字电路与逻辑设计的理论课程授课中。数字电路与系统设计基础课程的内容安排是在讲授完逻辑函数后，介绍Verilog HDL硬件描述语言的总体结构、层次建模的概念、基本语法以及利用Verilog HDL描述逻辑门电路的方法。通过教学内容的前后衔接与相互交叉，使学生在学习数字电路逻辑的基础上，能够将其与基于Verilog HDL硬件描述语言的电路设计联系起来，形成初步的现代数字电路/系统设计思想。在讲授组合逻辑电路的过程中，逐步介绍Verilog HDL数据流建模、行为级建模、模块实例化方法以及组合逻辑电路的Verilog描述方法，并设置基础实验和设计型实验，使学生通过实验环节巩固理论知识并熟悉Modelsim和ISE等EDA工具的使用方法，能够采用现代数字电路/系统设计方法完成组合逻辑电路的设计。在讲授时序逻辑电路的过程中，逐步介绍触发器和时序逻辑电路的Verilog描述方法、任务与函数、有限状态机以及FPGA开发流程，并设置设计型实验和综合设计型实验，培养学生的创新意识，提高学生分析问题和解决问题的能力。

2 教学模式与教学方法的改革

数字电路与系统设计基础课程打破了传统的单一教师的授课形式，采取团队授课的形式，由多名教师共同承担理论和实践教学任务，即多名教师承担不同章节的授课任务和实验教学任务，集体备课，集体讨论并编写讲义、教案、多媒体课件、实验指导书等。

授课过程中采用启发式、案例式、讨论式、探究式、做中学、做中悟等多种教学方法，基于实际项目引导学生在实践中学习并理解理论知识、解决实际问题、积累实践经验，启发学生在学习中注重观察现象、发现问题，并追溯其本质，调动学生自主学习的积极性，重在培养并提高学生的实践动手能力与创新意识。在实验课程中，以实际设计案例为引导，先让学生通过观察案例演示效果、激发兴趣，然后以学生自由分组讨论的方式，通过查阅相关资料提出实现该设计案例的可行性方案，最后教师向学生讲解设计案例的实施方法、所涉及的理论知识、所需的硬件条件等，并针对学生所提出的方案可行性进行指导，针对共性问题进行重点讲解；学生利用上机时间完成该设计案例。

坚持以学为本，以实践动手操作为主，采取“FPGA口袋实验室”的实验教学模式，为每位学生配备一块FPGA开发板，该开发板体积小、携带方便，使学生可以在寝室、图书馆等地随时随地进行学习和实验。“口袋实验室”的实施极大地提高了学生学习的积极性与主动性，并可以促进学生在任意场合任意时间将自己迸发出的实验欲望和设计灵感即时地实施与验证，为学习提供了极大的便利条件[2,3]。

3 考核方式的改革

3.1 考核形式的改革

课程考核对课程的实施起着重要的导向和质量监控作用[4]。目前多数课程考核以理论考核居多，而技能操作、实践能力考核较少；终结性考试多，过程性考核少。为改变此现状，根据本课程的自身特点、性质，改革考核方式，推行多形式、多阶段的考核方式改革。

实施考核方式的多形式，即考核方式包括：笔试、机试、答辩、随堂测验、设计报告等。其中，笔试即课程最终的期末考试；机试即实践环节的3个阶段考核；答辩即实践环节的综合设计考核；随堂测验即在课堂内进行课堂讨论、小测试等；设计报告包括每次实验课的实验报告、阶段考核设计报告以及综合设计报告。

实施多阶段的考核，即在课程开课前期通过指定阅读或广泛阅读的方式，让学生阅读相关学术论文，其目的是扩展学生在该领域的知识面；在课程进行中，开展随堂测试、作业评定、课内实验、阶段实验验收；在课程末期，开展综合设计验收和期末考试。

3.2 考核成绩构成和期末考试内容的改革

课程考核由原有的期末考试成绩占70%、平时成绩占30%的比例分配改革为期末考试成绩占50%、平时成绩占50%的综合评定方式。平时成绩由作业、课堂表现、随堂测验、阶段实验、综合设计实验等过程考核所组成，其目的是为了突出过程考核的重要性，从而使课程成绩能够更加公平、公正、公开地体现学生的学习效果与能力。同时，为了开阔学生的视野，提高学生的创新实践能力，鼓励学生组队参加各级各类FPGA方面的科技竞赛或申报大学生创新创业训练项目，并对竞赛获奖和项目获批的同学给予课程加分。

在期末考试内容改革方面，试卷中涵盖数字电路逻辑设计，应用Verilog HDL硬件描述语言、FPGA等相关知识进行数字电路设计，从现行偏重于知识记忆考核转变为注重知识应用能力、实践能力、解决问题能力和创新能力的考核。

3.3 多层次“3+1”实践环节的考核

数字电路与系统设计基础课程考核改革的课内实验部分采用“3+1”的方式，即3个阶段作品+1个综合设计，其中每个阶段作品各占总成绩的5%，综合设计作品占总成绩的15%。其中，3个阶段分别为：第一阶段，根据逻辑函数表达式实现简单的门级电路，通过该阶段的考核使学生掌握Xilinx Basys2开发板的设计流程，熟悉Verilog HDL语言的基本构成；第二阶段，设计组合电路，如加法器、减法器、译码器、编码器、数值比较器、数据选择器、奇偶产生/校验电路等，通过该阶段的考核使学生掌握中小规模组合逻辑电路的设计方法，并熟练运用Verilog HDL语言编写设计模块和激励测试模块，完成预定功能；第三阶段，设计时序电路，如同步计数器、异步计数器、序列信号发生器、分频器、移位寄存器、有限状态机等，通过该阶段的考核使学生掌握时序逻辑电路的设计方法，为今后完成综合设计奠定基础。在每个阶段的考核过程中，每个小组现场任意抽取一个设计题目，小组成员一起完成，任课教师现场对设计思路、设计流程、验证结果进行验收。1个综合设计是指学生通过整个课程的学习和实践锻炼，在学期末结合自身的兴趣爱好设计并完成一个较复杂的数字电路系统，并以答辩的形式对综合设计作品进行汇报及实物演示。

通过“3+1”形式的实践环节考核，教师可以根据课程进度，在学生完成课内基础实验的基础上，对每个学习阶段学生应具有的能力进行评定，以此来促进学生学习主动性、积极性的提升。

4 结语

西安邮电大学集成电路设计与集成系统专业的数字电路与系统设计基础课程教学团队，将数字电路与逻辑设计、Verilog HDL数字系统设计和FPGA设计基础3门课程进行优化组合，对教学内容、教学方式与方法、考核方式等均进行了系统的改革。经过多年的探索与实践，该门课程的改革方案逐步优化，改革效果也已逐渐显现。通过数字电路与系统设计基础课程的学习，极大地提高了学生对专业的认同感，调动了学生学习的积极性与主动性，提高了学生的实践动手能力和团队合作能力，培养了学生的创新意识。该专业学生的竞赛成绩得到了逐步提升，在2015年、2016年英威腾杯江苏省大学生电子设计竞赛FPGA应用系统设计邀请赛中共荣获一等奖3项，二等奖2项；在2016年“皮赛杯”全国大学生信息技术创新应用大赛中获得省级二等奖3项。今后课程教学团队要进一步完善课程改革方案及措施，凝练、固化课程改革成果，使其惠及更多的学生。