低抖动高线性压控振荡器设计与仿真分析

崔冰， 杨骁， 徐锦里

(1. 华侨大学 信息科学与工程学院， 福建 厦门 361021； 2. 厦门市ASIC与系统重点实验室， 福建 厦门 361008)

低抖动高线性压控振荡器设计与仿真分析

崔冰1,2， 杨骁1,2， 徐锦里1,2

(1. 华侨大学 信息科学与工程学院， 福建 厦门 361021； 2. 厦门市ASIC与系统重点实验室， 福建 厦门 361008)

设计一种应用于锁相环(PLL)电路的压控振荡器(VCO).该电路采用浮空电容结构，相对传统接地电容结构，可提高电容充放电幅值，减小时钟抖动.快速电平检测电路，使电路在未采用反馈和补偿的前提下，减小环路延时，从而实现高线性.电路采用CSMC 0.6 μm CMOS标准工艺库实现.仿真结果表明：振荡频率为0.79，24，30 MHz时的相位噪声达到-128，-122，-120 dBc·Hz-1@1 MHz.通过调节外接电阻电容，使得电路在3～6 V电源电压下，输出100.0～3.0×107MHz的矩形波，电路兼具低相位噪声和高线性特性.

锁相环； 压控振荡器； 浮空电容； 相位噪声

振荡器噪声通常用抖动和相位噪声来衡量，它们是噪声在时域和频域的不同表述.当振荡器用作本地振荡信号时，一般用相位噪声来描述它的噪声性能;而用作时钟发生器时，一般用抖动来描述它的噪声性能[1].振荡器用于时钟恢复电路时，要求时钟具有低抖动特性；用于调制解调时，为降低调制解调信号的失真，要求信号具有良好的线性特性[2].张弛振荡器是一种常用的时钟产生电路，可分为浮空电容[3]和接地电容两种结构[4-6].文献[3-6]对两种结构的优缺点进行对比.电源电压随着集成电路工艺的发展不断降低，传统接地电容结构的振荡器在低电源电压下，电容充放电幅值受到了限制，从而增大时钟抖动.Tokunaga等[7]采用反馈技术提高振荡器的线性度，但这以增大电路的功耗为代价.本文提出的电路压控振荡器(VCO)采用浮空电容结构，应用于锁相环(PLL)电路中，可实现频率调制和解调等[8].

图1 VCO电路的应用框图Fig.1 Application block diagram of VCO circuit

1 VCO的设计背景

VCO电路的应用框图，如图1所示.PLL系统主要由一个VCO及三种可供选择的鉴频/鉴相器(PC1,PC2,PC3)构成.其中，SIGIN为外部晶振产生的参考时钟，RS为用于解调时的外接电阻.通过改变外接电阻电容(R1,R2,R3)的大小，在VCOOUT端产生不同频率的矩形波，供内部电路或其他外围电路使用.其中，电阻R1和电容C1决定了VCO的中心频率，电阻R2和电容C1决定了VCO的频率偏移量.鉴频/鉴相器的输出经低通滤波器(R3,R4,C2)的滤波，产生控制电压VCOIN，内部集成的运算放大器及外接电阻R1将该控制电压转换成控制电流，对外接电容C1进行周期性的充放电，从而产生一定频率的矩形波.

2 VCO电路的原理分析

振荡器非线性的影响会在调制解调时产生谐波失真，应用频率解调时产生的二次谐波表达式[2]为

式(1)中：Δf为频率扫描范围；td,tot为一个振荡周期内的总延时.因此,最小化二次谐波要求振荡环路具有最小延时.由于电平检测电路有限带宽等因素的影响，导致传统单电容结构的张弛振荡器在一个振荡周期内的总延时为4td[2]，这些延时为振荡器非线性的主要成因.

图2 VCO核心电路Fig.2 VCO core circuit

提出的VCO核心电路，如图2所示.图2中：电路主要由3部分组成，一部分由电流产生模块(CMA1，CMA2)和电流求和(P1,P2)模块组成，另一部分由控制开关(N1,N2,P3,P4)组成，最后一部分由比较器和RS触发器构成的充放电控制电路组成.

VCO核心电路利用图1所示的VCOIN及外接电阻(R1,R2)，产生电流I，对外接电容C1进行充分放电，从而在VCOOUT端产生一定频率的矩形波.VCO电路正常工作时，可等效为两个通路(图2).其中，RP3，RP4和RN1，RN2分别为P3,P4,N1,N2的线性导通电阻.电路的工作原理为：当电容C1下(上)极板为低电平时，产生的固定电流I对电容的上(下)极板进行充电，当充电电压大于片内预置参考电压Vhr时，RS触发器翻转.翻转后，由于电容两端电压不能突变及N2(N1)漏端与衬底之间寄生二极管的存在，使电容下(上)极板电压不能瞬间变为Vhr，而是从一个负电压Vlr(大小近似为寄生二极管的正向导通电压)逐渐上升到Vhr.电路如此循环工作，在输出端产生振荡信号.电容两端电压的变化量为Vhr-Vlr.考虑N1,N2工作在线性区的导通电阻(RN1,2)，则有

图3 VCO输出波形Fig.3 Output waveform of VCO

式(2)中：Tc为电容上(下)极板的充电时间;I为总的充放电电流;C1为外接电容.由式 (2)整理得

由式(3)，考虑充放电控制电路的延时(Tpd)，一个振荡周期内包含了两个充电周期，因此，可得VCO振荡频率为

图3为A,B,VCOOUT节点的波形图.图3中：NOTE由N1,N2导通时的电阻造成，大小近似为I×RN1,2.

3 电路仿真结果

电路采用CSMC 0.6 μm CMOS工艺进行设计，采用Spectre对电路进行仿真.电源电压为4.5 V，控制电压VCOIN为1.5 V，外接电阻、电容分别为：R1=3 kΩ,R2=∞,C1=40 pF.仿真波形如图4所示.由图4可知：振荡电容充放电幅值可达1.6 V，振荡周期为22 MHz.

电源电压为5 V，输出频率为0.79，24，30 MHz时的相位噪声仿真图，如图5所示.由图5可知：相位噪声分别为-128，-122，-120 dBc·Hz-1@1 MHz，适用于一般数据通信领域.

图4 VCO输出波形仿真图 图5 相位噪声仿真结果 Fig.4 Simulation result of VCO output waveform Fig.5 Simulation result of phase noise

相关文献中不同振荡器的相位噪声，如表1所示.由表1可知：提出的电路结构在相位噪声方面具有很好的性能.

表1 不同振荡器的性能比较Tab.1 Performance comparison of different oscillator

为得到VCO环路延时，设定与图4相同的仿真条件，仿真图如图6所示.由图6可知：振荡周期只与充电时间有关，这样减小了放电延时对振荡器非线性造成的影响.当输出频率为22 MHz时，一个振荡周期内的环路延时仅为2.8 ns，相对传统单电容结构的振荡器延时减小了一倍，提高了线性度.

为验证提出的VCO在不同电源电压及外接电阻电容下具备高线性特性，分别选取的电源电压为3.0,4.5,6.0 V进行多组仿真，VCO输出频率与C1及R1的关系，如图7所示.由图7可知：该电路在不同电源电压及外接电阻电容下具有高线性特性.

图6 VCO环路延时仿真 图7 VCO输出频率与C1及R1的关系图 Fig.6 Simulation result of Fig.7 Relationship of VCO output VCO loop delay frequency with C1 and R1

4 结束语

介绍了VCO电路的基本原理，重点分析了时钟抖动和延时对电路造成的影响.电路采用浮空电容结构，相比传统接地电容结构，提高了电容充放电幅值，减小了时钟抖动.电路采用CSMC 0.6 μm CMOS工艺设计，简单的振荡环路使输出频率为22 MHz时，一个周期内的延时只有2.8 ns.输出频率为0.79，24，30 MHz时，振荡器的相位噪声分别为-128，-122，120 dBc·Hz-1@1 MHz.

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(责任编辑： 陈志贤英文审校： 吴逢铁)

DesignandSimulationAnalysisofLow-JitterHigh-LinearityVoltage-ControlledOscillator

CUI Bing1,2, YANG Xiao1,2, XU Jinli1,2

(1. College of Information Science and Engineering, Huaqiao University, Xiamen 361021, China 2. Key Laboratory of ASIC and System of Xiamen, Xiamen 361008, China)

A voltage-controlled oscillator (VCO) was designed for phase-locked loop (PLL). Floating timing capacitor architecture was adopted to enhance amplitude of capacitor′s charge and discharge, compared with grounded timing capacitor architecture, reducing the clock jitter. The rapid level detection circuit, which reduced the loop delay and achieves high-linearity without using feedback and compensation. The circuit was designed in CSMC 0.6 μm CMOS process. Simulation results showed that the phase noise was -128, -122,

-120 dBc·Hz-1@1 MHz when the oscillation frequency was 0.79， 24， 30 MHz. The circuit output 100.0～3.0×107Hz square wave at 3～6 V supply voltage by adjusting the external resistor and capacitor. The characters of this circuit were not only low phase noise but also high-linearity.

phase-locked loop; voltage-controlled oscillator; floating timing capacitor; phase noise

10.11830/ISSN.1000-5013.201509027

TN 752.1

A

1000-5013(2017)06-0858-04

2015-09-20

杨骁(1978-)，男，讲师，博士，主要从事模拟集成电路设计的研究.E-mail:xiaoyanghqu@hqu.edu.cn.

福建省科技计划重点项目(2013H0029)； 福建省泉州市科技计划项目(2013Z33)； 华侨大学研究生科研创新能力培育计划资助项目(1400201019)