一种X波段频率合成器的仿真与设计

张 路，邵正途，邓 静，周 艳

(空军预警学院，湖北 武汉 430019)

一种X波段频率合成器的仿真与设计

张 路，邵正途，邓 静，周 艳

(空军预警学院，湖北 武汉 430019)

为了满足雷达设备的收发需求，研制了一种X波段小型化频率合成器。提出了总体方案，对激励信号产生模块、一本振信号产生模块、二本振信号产生模块进行了仿真优化设计，并依托先进设计系统(ADS)非线性包络建模来优化各项指标，测试结果证明了方案的可行性。

频率合成器；倍频器；滤波器；先进设计系统

0 引 言

本文研制的X波段频率合成器为整机提供高精度的射频信号、一本振信号和二本振信号，具有信号密集、小体积、低杂散、低相噪、捷变频的特点。本文采用多种频率合成方法[1]，在分析锁相环(PLL)频率合成、直接数字合成(DDS)以及DDS+PLL频率合成不同方案的基础上确定最终方案，实现预定指标要求。DDS+PLL方案设计过程中，从相位噪声最优原则出发选取晶体振荡器，并选择性能较好、符合频段要求的DDS芯片、PLL芯片和压控振荡器(VCO)。为不使相位噪声恶化，选择三阶无源滤波器电路。二倍频器设计从倍频损耗小、稳定性好的原则出发，选用场效应晶体管(FET)倍频，并合理设计偏置电路和匹配电路。二本振设计从低相躁、低杂散角度出发选择PLL芯片和VCO，并选用高阶有源环路滤波器进一步降低相噪和杂散[2]。最后从稳定性、相位噪声、杂散和捷变频时间出发，运用ADS仿真软件对参数进一步优化，最终仿真结果满足指标要求。

1 总体方案

1.1 主要技术指标

射频信号：f1±150 MHz

一本振信号：f2±150 MHz

二本振信号：180 MHz

输出功率：10 dBm

单边相位噪声：≤-95 dBc/Hz @1 kHz；≤-112 dBc/Hz @100 kHz

频率捷变时间：≤30 μs

杂散：≤-70 dBc

1.2 总体框图

如图1所示，由100 MHz晶振功分为3路，1路三倍频后得到300 MHz频率，作为DDS的时钟频率，一般DDS输出带宽最高为参考时钟频率的40%，即可以输出0～120 MHz的频率，因此fDDS可以输出81～84 MHz，经PLL环路倍频后再二倍频得到所需的射频信号；第2路经二倍频后与射频信号产生模块输出信号混频取差频得到一本振信号；二本振信号由100 MHz五分频后再由PLL环路九倍频得到180 MHz输出频率。

1.3 射频信号产生模块设计

射频信号产生模块采用DDS激励PLL的锁相倍频方案[3]，原理图如图2所示。

1.3.1 DDS模块设计

DDS模块是射频信号产生分系统的重要组成部分，该模块负责为PLL提供激励信号，由于处在前级，其指标优劣对于系统有重要影响。参考源采用恒温晶振MP3838，方案中控制电路采用FPGA完成DDS芯片AD9854的频率控制字以及其他控制信号的传输。

1.3.2 锁相环模块设计

1.3.2.1 芯片选取

(1) 锁相环芯片选取

选用AD公司的ADF4106。ADF4106是ADI公司推出的锁相环芯片。芯片内部包含有24位输入寄存器，14位R计数器，R技术锁存器，功能锁存器，A、B计数锁存器，鉴频鉴相器，环路检测，充电泵，电流设置1，电流设置2，前置分频器(P/P+1)13位B计数器，6位A计数器和多路复用器等电路。

(2) VCO芯片的选取

作为频率合成器的一部分时，对VCO的要求，主要有以下几方面:应满足较高的相位噪声要求；要有极快的调谐速度，频温特性和频漂性能要好；功率平坦度好；电磁兼容性好[4]。经过相关参数比较和实验的检验，本次设计选用了RFMD公司的压控振荡器RFVC1802，压控振荡器RFVC1802的振荡频率与调谐电压关系见图3。

1.3.2.2 环路滤波器设计

环路滤波器是电荷泵锁相环电路的重要环节，连接在电荷泵和VCO之间。采用电荷泵锁相环路，只要满足电平要求，一般尽量选择无源环路滤波器。该方案中ADF4106是电荷泵型的PLL芯片，电荷泵电路会产生杂散边带噪声，因此出于低杂散、高稳定度和电路结构简单的考虑，滤波器采用三阶无源的方案[5]。三阶无源滤波器电路如图4所示。

在用ADS仿真时，需要知道滤波器各零件的初始值。为了能更加准确地算出初始值，用ADIsimPLL软件进行初始值的计算，然后将计算所得值带入ADS进行仿真。计算结果如下：C1=6.18 nF，C2=84.0 nF，C3=2.82 nF，R1=2.65 kΩ，R2=5.42 kΩ。

1.3.3 DDS激励PLL环路仿真

1.3.3.1 相位噪声性能仿真

仿真得到环路相位噪声特性曲线如图5所示。由仿真结果可知，在1 kHz处，环路相噪优于-99 dBc/Hz，满足系统指标要求。

1.3.3.2 瞬态响应仿真

仿真得到锁相环输出频率的时域响应曲线如图6所示，捷变频时间小于25 μs。

1.3.3.3 稳定性仿真

PLL是负反馈控制系统，稳定性是关键，这里主要考虑相位余量，相位余量越大，系统越稳定，但系统的阻尼振荡越小，锁定时间会增加[6]。因此，应选择合适的相位余量，一般在45°～60°之间。仿真得到PLL的开环频域响应曲线如图7所示。

由仿真结果可知，相位余量为49.254°，表明系统是稳定的。

1.3.3.4 杂散仿真

为了使鉴相泄漏能够被有效地祛除，鉴相频率不能取得太低[7]。仿真得到的响应曲线如图8所示。由仿真结果可知，杂散能达到≤-70 dBc，完全满足系统指标要求。

1.4 二本振信号产生模块设计

1.4.1 180 MHz环路设计

180 MHz二本振信号环路设计如图9所示。由于180 MHz信号不考虑大鉴相频率与小步进之间的矛盾，通过增大鉴相频率方法可以有效降低输出杂散[8]。这里选择了一款HITTITE公司的锁相环芯片HMC440QS16G，如图10所示。

其鉴相频率高达1 300 MHz，在参考频率100 MHz时，基底相噪为-153 dBc/Hz@10 kHz，最高输出频率可达2.8 GHz，完全可以解决信号输出相噪与杂散的性能问题。VCO的开环相噪对锁相环带外的相噪指标有决定性的作用，对带内相噪也有相当影响，故选取性能好的VCO是十分必要的。VCO选取Zcomm公司的CLV0798A，频率范围100～200 MHz，相噪为-111 dBc/Hz@10 kHz，压控灵敏度KV=28 MHz/V，输出功率1.8 dBm。这里对100 MHz参考信号进行五分频，获得20 MHz的鉴相频率，可编程分频N取9。

为进一步降低相噪和杂散影响，选用高阶有源环路滤波器，并附加前置滤波优化相噪指标，同时考虑运放引入相噪影响，采用AD公司高精度低噪声运放OP27，带预积分器的有源比例积分滤波器如图11所示[9]。

有源比例积分滤波器的特性接近理想积分滤波器，有2个独立可调参数，便于工程调试，并具有滞后-导前特性，有利于环路的稳定。阻尼因子ξ和ωn的选取对于电路参数影响较大，设计时需折衷考虑[10]。

1.4.2 180 MHz环路ADS仿真

对于180 MHz信号仿真，为避免大的过冲，从环路稳定性出发，阻尼因子ξ初设为1，Kv=28 MHz/V，Kd=0.3 V/rad，N=9，C2=500 pF。相位噪声理论值为-153+20lg3=-143 dBc/Hz。

采用ADS软件仿真优化，使环路达到指标要求，仿真结果如图12所示。

(1) 相位噪声仿真

180 MHz相位噪声仿真如图13所示，在偏离载频1 kHz处相噪为-111.617 dBc/Hz，达到指标要求。

(2) 杂散仿真

杂散产生主要考虑鉴相泄漏引起VCO输出信号的调制，从而产生杂散输出，在鉴相频率一定时，杂散抑制度主要与环路带宽有关。杂散仿真通过ADS中电路包络仿真器设计，此时晶体振荡器由电压源模拟，杂散主要考虑鉴相泄漏引起的边带杂散。

2 结束语

本文主要进行了分系统设计，从相噪和频率角度选择了合适的参考源；选择了性能较好的DDS、PLL、VCO芯片，并设置了相关参数；从低杂散和相噪最优角度出发设计环路滤波器；对DDS激励PLL电路和二本振电路从相噪、瞬态响应、稳态响应、杂散4个方面进行仿真优化；二倍频器设计主要进行了倍频器件选择，输入、输出匹配电路设计与仿真。设计过程中通过频率合成方案的比较、频率合成方法的选择、器件选取、电路设计完成设计方案，最后利用ADS软件对设计的频率合成器进行了环路稳定性、相躁、杂散和环路锁定时间的仿真，并根据仿真结果对参数进行了优化调整，最终实现了设计的要求。

[1] 吴江,虞致国.一种低杂散锁相环频率综合器[J].微电子学,2016,46(4):463-470.

[2] 宁云炜.C波段捷变频锁相频率源研究[D].成都:电子科技大学,2013.

[3] 陈昌明,彭烨.C波段小型化低相噪全相参频率综合器[J].固体电子学研究与进展,2013,33(2):144-145.

[4] 张广栋.小型化X波段高杂散抑制低相位噪声微波变频源的研制[D].成都:电子科技大学,2016.

[5] 胡天涛.一种宽带小步进微波频率源设计[J].电子世界,2013(15):117-118.

[6] 覃洁琼.一种7～20 GHz宽带频率综合器的设计[J].电子与封装,2011,11(6):15-16.

[7] LAIX L,COMER D.Architecture of a dual-modecascaded-loop frequency synthesizer[J].Analog Integrated Circuits Signal Processinh,2010(6):429-435.

[8] 潘晓艳.L波段细步进捷变频频率综合器设计[J].信息与电子工程,2010,8(1):47-48.

[9] 潘碑,苏卫国.锁相频率源混频信号的相位噪声分析[J].固体电子学研究与进展,2014,34(5):433-434.

[10] 卢炳.Ku波段低相噪频率源的设计与仿真[J].舰船电子工程,2013(5):84-85.

SimulationandDesignofAnX-bandFrequencySynthesizer

ZHANG Lu,SHAO Zheng-tu,DENG Jing,ZHOU Yan

(Air Force Early Warning Academy,Wuhan 430019,China)

In order to meet the receiving and transmitting needs of radar equipments,an X-band miniaturized frequency synthesizer is developed.This paper puts forward the overall scheme,simulates and optimizes the designs of excitation signal generation module,first local oscillation signal generation module and second local oscillation signal generation module,and optimizes each index by using the nonlinear envelope modeling of advanced design system (ADS).Test results prove the feasibility of the scheme.

frequency synthesizer;frequency multiplier;filter;advanced design system

TN74

：A

：CN32-1413(2017)04-0098-05

10.16426/j.cnki.jcdzdk.2017.04.025

2017-05-25