UltraSoC推出用于ARM AMBA 5 CHI Issue B一致性架构的调试和分析解决方案

UltraSoC推出用于ARMAMBA5CHIIssueB一致性架构的调试和分析解决方案

嵌入式分析技术开发商UltraSoC全面推出用于ARM最近发布的AMBA 5 Coherent Hub Interface (CHI) Issue B规范的整套调试和监测知识产权(IP)产品。CHI Issue B是ARM最先进的总线规范，支持复杂的系统级芯片(SoC)设计，UltraSoC提供的监测与调试产品是唯一能够满足使用CHI Issue B规范的设计人员需求的产品。

作为一种半导体IP产品，UltraSoC的监测与调试解决方案可为基于CHI Issue B规范的下一代一致性缓存SoC设计提供可靠的测试并帮助解决问题，从而使客户能够受益于CHI Issue B规范的增强功能，增强其安全性、数据吞吐量和延迟。处理一致性问题对于复杂系统的设计人员正变得越来越重要，因而UltraSoC被选为今年ARM TechCon大会上该话题的发言人。

通过为CHI Issue B提供支持，UltraSoC延续了提供功能丰富的系统级监测与调试解决方案这一路线，其解决方案的性能远远超过诸如ARM的CoreSight等供应商特有系统。设计人员能够采用UltraSoC的产品来作为一种“全面覆盖”，从而可以获得其传统调试系统没有提供的功能，或者能够选用UltraSoC来完全代替这些系统。这种整体性的调试方式在多核设计中尤其大有裨益，因为UltraSoC提供了对所有常见的不同CPU架构的支持，并支持诸如RISC-V这样的开源处理器平台。

现代的SoC，特别是那些应用于高度复杂的数据中心、企业级IT系统或者汽车应用中的芯片，依赖于完美无瑕的、高效的、带有片上网络汇集中心的内部互联技术。AMBA 5 CHI规范的开发理念，就是为了确保这种内部互联不会因流量和系统复杂度提升而成为一种瓶颈。设计人员能够根据功耗、性能和芯片面积要求，来选择如何实现CHI。但是在这些SoC设计与系统选择中，往往存在可能影响系统性能的各种潜在问题，例如与缓存一致性相关的流量问题等等。通过使用UltraSoC针对CHI Issue B开发的监测IP，这些复杂SoC的设计人员能够快速检查性能，同时诊断和预测这类问题。

CHI Issue B规范集成了一系列可直接用于改善延迟和吞吐量的重大更新，其中两项最重大的提升分别是远原子操作和缓存隐藏。远原子操作支持内部互联实现对共享数据的高频率更新；缓存隐藏是为了实现低延迟通道，而支持加速器或者输入输出器件在一个CPU缓存中隐藏关键数据。

UltraSoC在去年就发布了针对早先的(Issue A)AMBA 5 CHI NoC规范的业界首款监测与调试IP产品，为片上内部互联扩展了其协议感知监测器产品系列，并可同时支持NoC联网网络的调试与微调。自那时起，UltraSoC与多家领先的客户密切合作，开发出了可以用于验证协议客制化实现方式的CHI Issue B解决方案，以加速芯片设计的整体集成，并可调节NoC来将总线的开销降到最低。