采用快速建立双电荷泵技术的扩频时钟产生器设计

龙 强，田 泽，王 晋，唐龙飞

(1.中航工业西安航空计算技术研究所，陕西 西安 710068；2.集成电路与微系统设计航空科技重点实验室，陕西 西安 710068)

采用快速建立双电荷泵技术的扩频时钟产生器设计

龙 强1,2，田 泽1,2，王 晋1,2，唐龙飞1,2

(1.中航工业西安航空计算技术研究所，陕西 西安 710068；2.集成电路与微系统设计航空科技重点实验室，陕西 西安 710068)

传统的扩频时钟产生器具有较长的建立时间，同时芯片面积较大。针对上述问题，给出了一种采用快速建立双电荷泵技术的低抖动分数扩频时钟产生器(SSCG)的设计。快速建立双电荷泵技术不但可以减小芯片面积，而且通过控制SSCG建立过程中电荷泵(CP)的工作顺序来缩短建立时间。SSCG中的多模分频器采用差分动态触发器技术来减小芯片面积，降低功耗和抖动。SSCG采用0.13 μm CMOS工艺制造，3.91 μs的建立时间远快于采用传统SSCG技术的8.11 μs，在1.5 GHz 250个周期内随机抖动和总抖动分别为2.7 psrms和3.3 psrms。EMI减小了10 dB，符合SATA的技术要求。芯片面积为0.3 mm×0.7 mm，功耗为18 mW。测试结果表明，采用快速建立双电荷泵技术，建立时间大幅度缩短，芯片面积也有了较大的优化。

扩频时钟产生器；电荷泵；抖动；SATA；电磁兼容

0 引言

目前，串行ATA(SATA)广泛应用在外部存储器件的高速存储接口中，如蓝光磁盘、DVD和CD。在SATA中，电磁干扰(EMI)噪声是一个必须处理的问题[1]，在SATA中采用扩频时钟产生器(SSCG)可以有效地解决EMI噪声问题。

除了EMI噪声之外，较大的芯片面积和较长的建立时间仍然是降低传统SSCG成本必须解决的问题。SSCG抖动表现为VCO抖动和Sigma-Delta调制器的加和。因此，为了满足SATA对抖动的要求[1]，必须减小锁相环的环路带宽，从而造成了传统的SSCG较大的芯片面积和较长的建立时间[2]。为了减小芯片面积，可以采用以下方法：① 电容倍增技术[3]，这种技术可以同时保证较窄的带宽和较小的芯片面积，但是建立时间仍然较长[4]；② 高分辨率分数分频技术[5]，这种技术将调制器量化噪声推向高频频率，因此可以同时实现较宽的带宽和较小的芯片面积。但是由于高分辨率分数分频器产生的杂散仍然存在于调制带宽内，因此这种方法不能有效地减小EMI。

根据SATA协议要求，SATA物理层从中间状态到激活状态的唤醒时间必须小于10 μs，SSCG必须在4 μs以内达到建立状态，但是传统的SSCG在4 μs以内不能达到建立状态。当SSCG工作在中间态时，SATA物理层芯片具有较大的功耗，假如SSCG在中间态可以停止工作，则SATA物理层具有较小的功耗，这对于便携设备，尤其是笔记本来说是一个具有吸引力的解决方案。因此为了降低SATA物理层的功耗，必须将SSCG的建立时间控制在4 μs以内。

因此，在低成本便携SATA应用领域，在设计SSCG过程中，必须同时兼顾芯片面积、建立时间、功耗、抖动和EMI。

1 快速锁定电容倍增技术

一个传统的扩频时钟产生器[2]的架构图如图1所示。扩频时钟产生器基于分数锁相环技术[6]，包括鉴频鉴相器[7]、电荷泵[8]、环路滤波器、压控振荡器、多模分频器[5]、可编程计数器、Sigma-Delta调制器[9]和波形产生器。波形产生器产生一个作为扩频调制信号的三角波，三角波调制分频比N，从而进一步调制压控振荡器的输出信号FVCO，这种架构可以大幅度的减小EMI噪声。

图1 传统SSCG架构

创新的SSCG系统架构如图2所示。SSCG由一个三角波产生器和小数分频锁相环构成。小数分频锁相环由双电荷泵电容倍增技术和辅助电路构成，辅助电路可以实现锁相环的快速建立。鉴频鉴相器将参考时钟和锁相环反馈信号进行比较，产生电荷泵的UP信号和DN信号。双电荷泵包含一个主电荷泵和一个辅助电荷泵，电荷泵接收UP信号和DN信号，UP信号对经过主电荷泵对电容C1充电，电流为IMCP；辅助电荷泵对电容C1放电，电流为IACP，因此对电容C1充电的电流表现为IMCP-IACP，假设IMCP=αIACP，α<1，鉴频鉴相器到压控振荡器的控制电压的传输函数为：

(1)

图2 创新的SSCG系统架构

环路滤波器的零点为：

(2)

而对于传统的三阶滤波器，零点可以表示为：

(3)

因此，双电荷泵技术使得电容C1的值为传统SSCG的电容值的1-α倍。

采用图2所示的辅助电路可以减小建立时间，辅助电路产生ACP的一个控制信号TS，当TS为低时，ACP工作。SSCG的建立顺序如图3所示。当旁路信号为低时，SSCG开始工作，此时TS为高，ACP仍然处于旁路状态。在这个过程中，IMCP对电容C1充电，而在传统的双电荷泵SSCG中，充电电流为(1-α)IMCP，其中α<1。因此，在建立阶段，给出的快速建立双电荷泵技术的充电速度远快于传统的双电荷泵技术。

图3 SSCG建立顺序

当压控振荡器的输出频率FVCO达到锁定频率时，TS设置为低，ACP开始工作，此时C1的充电电流为(1-α)IMCP，最终SSCG达到锁定状态。在传统的双电荷泵SSCG中，由于在整个建立时间内，由于C1的充电电流减小，导致建立时间拉长，而本文给出的结构延缓了ACP的启动时间，在这段时间内充电电流为IMCP，因此减小了建立时间。当ACP不工作的时候，SSCG的衰减因子较小，因此SSCG会发生过冲。如果压控振荡器的震荡频率大于多模分频器[9]的最大工作频率，则多模分频器失效，SSCG进入失锁状态。因此在SSCG中限定VCO的频率低于多模分频器的最大工作频率，在锁定状态下环路带宽保持不变，在不降低抖动特性的情况下减少了建立时间[6]。

2 高速预分频差分动态触发器(多模分频器)

本文给出的SSCG的多模分频器采用了一个4/5分频器，分频器的结构如图4所示。它包括3个触发器和2个或非门。传统的触发器采用电流驱动、电阻负载的电流模逻辑(CML)[10]。但这种结构具有较大的功耗和较大的面积。如果采用单动态逻辑触发器(SDL)可以极大地降低功耗，节省面积[11]。但是SDL存在浮动节点，造成输出信号不稳定，在不稳定信号大于逻辑阈值的情况下，可编程计数器不能正确工作，从而导致了SSCG处于失锁状态。

图4 4/5分频器

为了克服触发器的上述缺点，本文的多模分频器采用了差分动态逻辑触发器，差分动态逻辑触发器的电路结构如图5所示。

图5 差分动态逻辑触发器

差分动态逻辑触发器消除了单动态逻辑触发器的不稳定，但是速度慢于单动态逻辑触发器；和CML逻辑相比，差分动态逻辑触发器在功耗方面具有明显的优势。

3 测试结果

SSCG采用SMIC 0.13 μm CMOS工艺，主要由压控振荡器、鉴频鉴相器、低通滤波器、2个电荷泵、多模分频器、三角波产生器、Sigma-Delta调制器和可编程计数器构成，芯片面积为0.7 mm×0.3 mm，功耗为18 mW。

本文提出的双电荷泵SSCG电路架构和DDL触发器减小了SSCG的建立时间，建立时间为3.91 μs，建立时间的测试结果如图6所示。

图6 建立时间测试结果

由图6可知，ACP从启动到正常工作需要1.5 μs，并在工作状态产生过冲信号，同时由于保证了压控振荡器的输出频率低于多模分频器的最高工作频率，因此过冲没有引起SSCG失效。SSCG抖动的测试结果如图7所示[12]。

图7 抖动测试结果

双电荷泵SSCG的输出频率为1.5 GHz，总体抖动为3.3 psrms，EMI减小了10 dB。在SATA的高频测试模式(HFTP)下，SSCG在250个周期内随机抖动小于2.7 psrms。本文设计与其他设计的指标对比如表1所示。由表1可知，双电荷泵SSCG在建立时间方面具有明显的优势。

表1 测试结果比较

4 结束语

传统SSCG具有较大的芯片面积和较长的建立时间，其抖动表现为VCO抖动和Sigma-Delta调制器的加和。因此，采用了电容倍增技术和高分辨率分数分频技术来克服上述问题。在上述方法的基础上，本文采用双电荷泵快速建立技术来降低芯片面积和减小建立时间。双电荷泵技术减小了锁相环的锁定时间，在建立时间内，保证了SSCG不会工作在中间状态；多模分频器采用差分动态逻辑触发器，减小了芯片面积，降低了功耗、电磁干扰和芯片的抖动。测试结果表明，采用双电荷泵技术较小了SSCG的建立时间和芯片面积。

[1] Serial ATA Revision 2.6 Specification.Serial ATA International Organization[S].

[2] KAWAMOTO T,TAKAHASHI T,INDAD H,et al.Low-jitter and Large-EMI-reduction Spread-spectrum Clock Generator with Auto-calibration for Serial-ATA Application[J].IEEE CICC,2007:345-348.

[3] HSIEH Y B,KAO Y H.A New Spread Spectrum Clock Generator for SATA Using Double Modulation Schemes[C]∥2007 IEEE Custom Integrated Circuits Conference,2007:297-300.

[4] MOON Y,AHN G J,CHOI H,et al.A Quad 6 Gb/s Multi-rate CMOS Transceiver with TX Rise/Fall-Time Control[C]∥2006 IEEE International Solid State Circuits Conference,Digest of Technical Papers,2006:233-242.[5] WANG P Y,CHEN S P.Spread Spectrum Clock Generator[C]∥Solid-State Circuits Conference,ASSCC’07,2007:304-307.

[6] 陈宝林.小型化频率综合器技术分析[J].无线电通信技术，2013，39(3)：67-68,96.

[7] 李少甫，刘 聪，李 端，等.C波段高精度数字化鉴相器[J].无线电工程，2013，43(5)：29-31.

[8] LEE R,KIM O,AHN G.et al.A Low-Jitter 5 000 ppm Spread-Spectrum Clock Generator for Multi-Channel STAT Transceiver in 0.18 μm CMOS[C]∥IEEE ISSCC,Digest of Tech Papers,2005:162-163.

[9] PAN J S,HSU T H,CHEN H C,et al.Fully Integrated CMOS SoC for 56/18/16 CD/DVD-dual/RAM Applications with On-Chip 4-LVDS Channel WSG and 1.5 Gb/s SATA PI-IY[J].IEEE ISSCC,Digest of Tech Paper,2006:266-267.

[10] 胡丽格.一种S波段宽带小步进频率合成器的设计与实现[J].无线电工程，2015，45(5)：70-72.

[11] PELLERANO S,LEVANTINO S,SAMORI C,et al.A 13.5 mW 5 GHz Frequency Synthesize r With Dynamic-logic Frequency Divider[J].IEEE Journal of Solid-State Circuits,2004,39(2):378-383.

[12] 王缚鹏，何巍巍.QPSK扩频信号I、Q正交性测量方法研究[J].无线电工程，2014，44(1)：24-27.

龙 强 男，(1979—)，博士，工程师。主要研究方向：射频集成电路锁相环以及射频前端。

田 泽 男，(1967—)，博士，研究员。主要研究方向：VLSI设计、SoC设计方法学、嵌入式微处理器体系结构与VLSI实现和嵌入式应用系统开发。

Design of a Low Jitter Fraction-N SSCG Based on Fast-setting Dual Charge Pump Technology

LONG Qiang1,2,TIAN Ze1,2,WANG Jin1,2,TANG Long-fei1,2

(1.AeronauticalComputingTechniqueResearchInstituteofAVIC,Xi’anShaanxi710068,China;2.AeronauticalScienceandTechniqueKeylaboratoryofIntegrateCircuitandMicro-systemDesign,Xi’anShaanxi710068,China)

The traditional spread spectrum clock generating appliances need a long build time and large chip area.To solve this problem,a low jitter fraction-N spread spectrum clock generator (SSCG) which adopts the technology of fast-setting dual charge pump (CP) is presented in this paper.This technology not only reduces a design area but also shortens setting time by controlling the CP operation sequence in an SSCG setting period.A modulus divider using differential dynamic flip-flop in SSCG can reduce the area occupation,power dissipation and jitter.SSCG is fabricated with 0.13 μm CMOS process.The setting time was 3.91 μs,which faster than the conventional SSCG of 8.11 μs.The random jitter and total jitter in 250 cycles at 1.5 GHz is 2.7 psrms and 3.3 psrms,respectively.The EMI decreases 10 dB,meeting the technical requirement of SATA.The area and power dissipation is 0.3 mm *0.7 mm and 18 mW,respectively.Test results demonstrate that this fast-setting dual charge pump technology could shorten setting time and reduce chip area.

SSCG;CP;jitter;SATA;EMI

10.3969/j.issn.1003-3106.2017.03.17

龙 强,田 泽,王 晋,等.采用快速建立双电荷泵技术的扩频时钟产生器设计[J].无线电工程,2017,47(3):66-69.

2016-12-26

总装备部预研基金资助项目(9140A08010712HK6101)。

TN792

A

1003-3106(2017)03-0066-04