锁相环电路的环路滤波器特性的仿真研究

李超然

(韩山师范学院 计算机与信息工程学院，广东 潮州 521041)



锁相环电路的环路滤波器特性的仿真研究

李超然

(韩山师范学院 计算机与信息工程学院，广东 潮州 521041)

文章的主要目的是研究设计锁相环中的环路滤波器,环路滤波器是锁相环的一个基本组成部分，对锁相环电路起着至关重要的作用。为了便于观察所设计的环路滤波器的性能，文章使用仿真软件对环路滤波器进行模拟与分析，以此来研究环路滤波器在锁相环电路中的功能和作用，并对锁相环领域未来研究的方向提供一些建议。

环路滤波器；锁相环；电路模拟与分析

众所周知，锁相环是一种反馈控制系统，用以控制振荡器恒定增益的相位角，同时输入系统频率的参考信号[1]。锁相环电路当前主要应用于同步信号系统，比如比特同步系统和符号同步系统。锁相环电路的通信信号通常稳定在一个特定的频率，从而使信号的频率可以被“锁定”到一个恒定值，即为一个恒定的相位角[2]。一个常规的锁相环模型如图1所示。由于锁相环也可以包含函数发生器和分频器等功能部件，因此也可以应用在信号的调制与解调。

图1　锁相环模型框图

图1展示了锁相环电路的结构组成，输入信号的相位通过鉴相器、环路滤波器以及压控振荡器后，可以输出具有稳定相位的信号。锁相环电路在实验中也经常得以应用，尤其在稳压电路中，锁相环可以固定系统的增益，实现稳压的效果[3]。

锁相环由于其稳压特性，可以被广泛应用于模拟电路和数字电路中。构成锁相环的四个基本功能部件分别为：1.鉴相器2.环路滤波器3.压控制振荡器4.反馈路径。本文只针对环路滤波器的锁相环电路进行分析与研究，其它三个功能器暂不展开讨论。

1　环路滤波器的设计

环路滤波器是锁相环电路中的一个低通滤波器，电路中的高频成分通过环路滤波器后将被过滤掉。如果没有环路滤波器的存在，那么高频分量将会流进电压控制振荡器(VCO)，从而影响VCO对整个系统电压的控制和输出，导致锁相环电路的振荡，因此，环路滤波器对保持锁相环电路的稳定运行非常重要。由于环路滤波器的主要目的是保证电路的稳定性，消除电路中多余的高频信号成分，避免不需要的高频分量流入电压控制振荡器，因此，环路滤波器也称为低通滤波器。环路滤波器的第二个功能是控制鉴相器中输出频率的能量，并将其作为电压控制振荡器的输入电压[4]。

虽然环路滤波器有上述重要功能，在实际应用中也会遇到一些问题。由于系统带宽的不断增加，环路滤波器的负荷会逐渐加大，导致其保持整个电路稳定性能下降，具体表现在：由于环路滤波器的运行速度的逐渐减慢，导致系统恢复稳定的时间会逐步增加。因此，在实际设计锁相环电路中，必须在系统运行速度和系统稳定性之间找到一个关键的平衡点。针对上述问题设计出的环路滤波器称为超前-滞后滤波器，其简易电路如图2所示：

图2　超前-滞后滤波器简易电路图

图2所示是此类滤波器的二阶形式，称为二阶环路滤波器，由于其电路构成是电阻和电容的串并联形式，该滤波器也被称为RC低通滤波器。此类滤波器通过在电路中加入电容，以此来提高系统运行速度，同时这种滤波器通过电阻和电容的串并联形式，实现电路的降压和分流，从而减轻环路滤波器的工作负荷，提高电路的稳定性，使环路滤波器的使用寿命得以延长。该滤波器的传递函数如下[5]：

(1)

式(1)中的s为拉普拉斯变换中的变量，在傅里叶变换中，s可由“jw”代替。从式(1)的传递函数中可以看出该系统有一个极点和一个零点，分别如下：

极点:

(2)

零点:

(3)

从式(2)和式(3)可以看出，此类滤波器的二阶形式只有一个极点和一个零点，因此该系统较为稳定，不容易出现系统的振荡[6]。然而，随着该类滤波器阶数的增加，其结构复杂度也逐渐增加，系统的稳定性逐渐降低。该滤波器的高阶形式通常结构复杂，其传递函数是由多个二阶因式组合而成。为了确保高阶滤波器的稳定性，需要将高阶滤波器分解成若干个二阶滤波器。因此，设计高阶滤波器的基本原理就是将高阶传递函数逐步分解成多个二阶因式，从而得出基本二阶电路的组成形式，再将所有二阶电路进行串联即可得到高阶滤波器。高阶滤波器能提供更大的滚降率，对于高频信号的过滤效果更加显著[7]。

2　二阶环路滤波器的模拟仿真

为了更好研究超前-滞后滤波器的性能，借助系统仿真软件Topspice，对环路滤波器进行模拟仿真，将设计出的二阶环路滤波器搭载于锁相环电路中，观察电路具体表现从而分析出环路滤波器在电路中的功能和作用。仿真所用电路图如图3所示[8]：

图3　仿真电路图

在仿真电路中，环路滤波器部分为图4所示：

图4　环路滤波器仿真电路

如图4所示，环路滤波器的电路设计中有个支路是滤出的杂波部分(ERROR)，该支路接入锁相环电路后，通过仿真可以展示电路滤波后杂波电压的变化，从而可以观察电路的滤波效果。同时，应确保电路可以成功地过滤掉高频成分，并提供压控振荡器的控制电压。这也表明压控振荡器乃至整个锁相环电路的性能在很大程度上取决于环路滤波器[9]。为了显示环路滤波器的作用，将仿真电路分为了两组：一组是加入环路滤波器的电路，另一组是未加入环路滤波器的电路。同时，将电路的杂波部分(图4中的“ERROR”支路)接入电路进行仿真，仿真结果如图5和图6所示：

图5和图6描绘了电路的杂波电压(V(ERROR))随着时间(TIME)的变化趋势，从图5可以看出，当锁相环电路中加入所设计的环路滤波器后，由于环路滤波器很好地过滤了电路中的高频杂波，较未加入环路滤波器的电路而言，杂波电压较小，其电压变化区间为(0.8～1.4 v)，且基本稳定在1.0 v左右；而从图6可以看出，由于电路中没有加入环路滤波器，电路仿真运行后，其杂波电压振荡频繁,从图6中可以看出其电压变化区间为(0.4～2.0 v),说明整个电路的杂波电压变化较大，电路运行较不稳定。因此，未加入环路滤波器的仿真结果明显不如加入环路滤波器的仿真结果。

从仿真结果中也可以看出，在加入环路滤波器后，电路中的杂波电压依然无法趋于恒定值，因此锁相环的相位角并未达到一个稳定值。在实践应用中，为了电路循环使用的需要，也必须变换相位角。当环路滤波器具有较高的截止频率，调谐电压会迅速改变，从而导致相位角不会稳定在一个恒定的角度。因此在设计过程中，应当关注过高的截止频率，避免其通过环路滤波器流向电压振荡器。即当设计一个环路滤波器时，应当确保所有不需要的频率都被环路滤波器过滤掉[10]。

文章介绍了锁相环电路中环路滤波器的功能和应用，研究了环路滤波器的基本原理，指出了环路滤波器设计的关键因素是要维持“提高系统速度”和“保持系统稳定性”两者之间的平衡，并研究设计出基于以上原理的阶次环路滤波器，同时通过电路的模拟仿真展示了所设计的环路滤波器对锁相环电路良好的滤波效果。锁相环电路未来的研究方向应着重于如何提高转化频率的效率。同时，研究设计更高效的高阶环路滤波器以及高频杂波的回收利用问题也会是今后锁相环电路领域工作的方向。

[1]Zahir M Hussain, Saleh R, Al-Araji,etal. Digital phase lock loops: Architectures and Applications[M]. Dordrecht: Springer, 2006.

[2]William F, Egan. Phase-Lock Basics[M]. New York: Wiley, 1998.

[3]Zhang Juesheng, Zheng Jiyu, Wan Xinping. Phase lock technique. 1994.

[4]Roberto Pelliconi, David Iezzi, Andrea Baroni,etal. Power Efficient Charge Pump in Deep Submicron Standard CMOS Technology[J]. IEEE Journal of Solid-State Circuits, 2003.

[5]Ye Sheng, Jansson L, Galton I. A multiple-crystal interface PLL with VCO realignment to reduce phase noise[J]. IEEE Journal of Solid-State Circuits, 2002.

[6]Stensby, John L. Phase-locked Loops: Theory and Applications[J]. Boca Raton: CRC, 1997.

[7]Fouzar Y, Sawan M. A New Full Integrated CMOS Phase-Locked Loop with Low Jitter and Fast Lock Time[J]. IEEE International Symposium on Circuits Systems, May 28-31, 2000.

[8]Best, Roland E. Phase-locked Loops: Design, Simulation, and Applications[C]. New York: McGraw Hill, 1997.

[9]Bianchi, Giovanni. Phase-locked Loop Synthesizer Simulation[C]. New York: McGraw-Hill, 2005.

[10]Dean Banerjee. PLL Performance, Simulation, and Design[M]. National Semiconductor 1998.

责任编辑王菊平

Research and design of loop filter based on Phase Locked Circuit

LI Chao-ran

(College of Computer and Information Engineering, Hanshan Normal University, Chaozhou 521041, Guangdong, China)

Phase Locked Circuit (PLL) is a feedback circuit to make the internal clock synchronous with external clock in phases. In a computer data collection system, PLL is a very useful synchronous technology, because PLL enables different data collection boards to share one sample clock. The main purpose of this paper is to analyze the design of a loop filter in a PLL model. The loop filter, one of the fundamental parts in PLL, is important for its function and performance. To observe the performance of the designed loop filter in PLL, a simulation software is applied for simulation and analysis. Application of PLL is also introduced in this paper, and some suggestions for future research of PLL are also provided.

loop filter; phase locked loop; circuit simulation and analysis

TP331;TN713

A

1003-8078(2016)03-0080-04

2015-10-28

10.3969/j.issn.1003-8078.2016.03.20

李超然，男，广东潮州人，助教，硕士，主要研究方向为计算机硬件理论、传感器的研究与开发。