寄生电感对Buck变换器中SiC MOSFET开关特性的影响

范春丽，　赵朝会，　余成龙，　龙觉敏

(上海电机学院 电气学院, 上海 200240)



寄生电感对Buck变换器中SiC MOSFET开关特性的影响

范春丽，赵朝会，余成龙，龙觉敏

(上海电机学院 电气学院, 上海 200240)

摘要:为了研究高开关速度下寄生电感对SiC MOSFET开关特性的影响，以Buck变换器为例，依据电力电子技术的基本理论，借助于Saber软件，分析了漏极寄生电感Ld和源极寄生电感Ls对Buck变换器中SiC MOSFET开关特性的影响。仿真结果表明，随着寄生电感的增大，SiC MOSFET的电压应力加大，开关损耗增加。

关键词:碳化硅；金属氧化物半导体均效应晶体管； Buck变换器； 寄生电感； 开关特性

随着能源问题的日益凸显，应用场合对电力电子变换器的要求朝着高频率、高效率、高功率密度的方向发展。作为传统电力电子变换器开关器件的硅(Si)器件经过几十年的长足发展，性能接近其理论极限，已难以取得大幅度提升[1-2]。自20世纪90年代起，一种新型半导体材料碳化硅(SiC)以其优良的性能逐渐受到人们的关注。与Si材料相比，SiC材料具有禁带宽度高(3.0eV)、饱和电子漂移速度高(200km/s)、临界电场击穿强度高(2.4MV/cm)、导通电阻低(1mΩ/cm2)和热导率高(3.3~4.9W/(cm·K))等特征[3-8]，为高性能的功率变换器的发展提供了条件。

然而，随着开关速度的提高，在低频下可以忽略的某些寄生参数，如印制电路板(Printed Circuit Board， PCB)布线和器件封装的寄生电感会与SiC MOSFET的寄生电容一起产生剧烈振荡[9]，给开关器件带来过高的电压、电流应力，严重时可损坏器件，使变换器不能正常工作。高开关速度虽然降低了器件的开关损耗，但也带来了恶化器件应力和电磁干扰(Electromagnetic Interference, EMI)问题[9-10]，因而，有必要对高开关速度下寄生电感对器件开关特性的影响进行研究。虽然寄生电感对单极性功率器件的影响是一个普遍性问题，但由于SiC MOSFET的开启电压较低，且负温度系数较大，使得栅极对噪声电压的抗扰能力降低，更容易受到由电路中寄生电感引起的电压振荡的影响。

近年来，为了更加深入地探究寄生电感对功率器件开关特性的影响，国内外一些学者做了一些研究。文献[9]中针对并联型常闭SiC JEFT的均流问题，在并联的左、右两个功率管的栅源回路和漏源回路上分别加电感，研究其对功率管开关特性的影响；文献[10]中在研究寄生电感对SiC JFET开关特性影响的基础上，提出了有效的吸收电路；文献[11]中综合考虑了输入、输出电感、开关管内部寄生电感和二极管阴、阳极电感对矩阵变换器中SiC MOSFET电压过冲和开关损耗的影响；文献[12]中研究了包括寄生电容、寄生电感、驱动电阻等参数对MOSFET开关波形的影响，并对计算结果和实验结果进行了比较；文献[13]在文献[12]的基础上增加了在漏源、柵源回路电感耦合和解耦时，寄生电感对器件应力、开关损耗的影响以及漏源电感对EMI影响的研究；文献[14]中集中分析了寄生电感对高频同步DC-DC Buck变换器开关损耗的影响。

尽管与Si MOSFET相比，SiC MOSFET是一个性能更为优越的开关器件，但不能理解为它能够直接替代现有电力电子器件中的硅器件；文献[14]中寄生电感对变换器开关损耗影响的研究值得借鉴。

本文在文献[9-14]的基础上，基于电力电子技术基本理论，研究了高开关速度下漏极寄生电感Ld和源极寄生电感Ls对Buck变换器中SiC MOSFET开关特性的影响。在对考虑了寄生参数时的Buck变换器进行理论分析的基础上，通过Saber仿真，探究了寄生电感对器件应力和开关损耗的影响。

1Buck变换器开关过程分析

1.1　SiC MOSFET的寄生电感

电感是闭合回路的一种属性，即是由具有电感的导线组成的封闭电流环，而不是导线本身。从本质上讲，开关回路电感是一个集总参数，它包括： ① 晶片和封装之间的Bonding线的电感；② 引脚及PCB走线的电感。传统的封装由于Bonding线与外部引脚线而存在较大的寄生电感，不同封装类型器件的寄生参数也不相同，因而，选择器件时应优先考虑封装引起的寄生参数小的器件[15-16]。在变换器分析时，主要考虑引脚和PCB走线电感。SiC MOSFET寄生电感具体可以分为漏极寄生电感Ld、源极寄生电感Ls、栅极寄生电感Lg。由于Lg对母线侧电压、电流波形影响不大，在分析开关管开关特性时可以忽略。本文所要研究的寄生参数为SiC MOSFET的Ld和Ls，Ld存在于漏极电流回路中，Ls存在于栅极电流回路和漏极电流回路中。

图1　考虑了寄生电感的Buck变换器Fig.1　Buck converter with parasitic inductance

图1为考虑寄生电感的Buck变换器。输入电压Uin、输出电压Uo、驱动电压Ug(图中未标出)模型中虚线框内为包含引脚寄生电感与SiC MOSFET极间寄生电容的器件模型，其中，Ld1、Ls1分别为器件漏极与源极引脚寄生电感；Ld2、Ls2分别为PCB走线引起的寄生电感；Rg为驱动电阻，包括SiC MOSFET器件内部的寄生栅极电阻、器件外部驱动电阻以及驱动芯片的输出电阻；Cgs、Cgd、Cds分别为SiC MOSFET的寄生栅源、栅漏和漏源电容。设续流二极管D为理想二极管，故分析时不考虑续流D对变换器工作过程的影响。

为了方便计算，定义漏极电感为

Ld=Ld1+Ld2

(1)

共源极电感为

Ls=Ls1+Ls2

(2)

1.2　工作过程分析

本文从开通和关断2个方面分析考虑了寄生电感的Buck变换器的工作过程。

1.2.1开通过程图2给出了SiC MOSFET开通过程的电压和电流波形。其中，ugs为栅源极电压；Up为米勒平台电压；Uth为阈值电压；id为漏极电流；uds为漏源极电压；Io为负载电流；Ux为SiC MOSFET线性区与饱和区分界点的漏源极电压；Udson为通态电压。

图2　SiC MOSFET开通过程的电压和电流波形Fig.2　 Voltage and current waveforms of SiC MOSFET in turn-on process

阶段1(t0~t1)当栅源极电压ugs达到阈值电压Uth之前，漏极电流id=0，故可以忽略Ld和Ls的影响；漏源极电压uds等于输入电压Uin。阶段1的等效电路如图3所示。

图3　阶段1等效电路Fig.3　Equivalent circuit of stage 1

SiC MOSFET的栅源极电压为

(3)

式中，

τ=RgCiss

(4)

Ciss为SiC MOSFET输入电容。

Ciss=Cgs+Cgd

(5)

当驱动电压在时刻t1达到阈值电压Uth时，阶段1结束。

阶段2(t1~t2)在该阶段ugs>Uth，id从零开始增大，由于电路中存在寄生电感，变化的电流会在寄生电感上产生压降，引起uds下降。同时，Ls处于驱动回路与主功率回路中，此电感形成SiC MOSFET漏极电流负反馈，抑制主功率电流的变化。阶段2等效电路如图4所示。

图4　阶段2等效电路Fig.4　Equivalent circuit of stage 2

此时，漏源极电压和漏极电流分别为

(6)

id(t)=gfs(ugs(t)-Uth

(7)

式中，gfs为SiC MOSFET的跨导。

当id=Io时，该阶段结束。此时，ugs=Up，Up为米勒平台电压。

阶段3(t2~t3)当id(t)降至负载电流Io时，ugs=Up，因此，栅源电容不再产生放电电流，uds下降速率较阶段2低。由于id(t)维持不变，故ugs也不变,

(8)

漏源极电压为

(9)

当uds降至Ux时，该阶段结束。

阶段4(t3~t4)该阶段与阶段3类似，然而uds降至Ux以下，故开关管已经工作于线性区。此时，uds(t)以较低的速率下降，直至降至通态电压Udson处。

阶段5(t4~t5)该阶段为过驱动状态，SiC MOSFET已经完全开通，uds(t)与id(t)不再发生变化，栅源极电压ugs在时刻t5升至Ug。

开通过程的开通损耗为

(10)

1.2.2关断过程图5为SiC MOSFET关断过程的电压与电流波形。

图5　SiC MOSFET关断过程的电压与电流波形Fig.5　 Voltage and current waveforms of SiC MOSFET in the turn-off process

阶段6(t6~t7)该阶段ugs下降，但是未降至Up，故id(t)和uds(t)保持不变，

(11)

阶段7(t7~t8)此阶段开关管工作于线性区，uds(t)从通态电压升至ux。ugs(t)维持米勒平台电压不变，uds(t)升高。由于ugs(t)不变，故uds(t)变化速率不变，此时有Io流过输出滤波电容，因此，流过SiC MOSFET的漏极电流较Io降低。该阶段SiC MOSFET的漏极电流下降至Id1，米勒平台电压下降至Up1。

阶段8(t8~t9)该阶段与阶段8类似，uds(t)上升速率加大，漏极电流降至更低的Id2。米勒平台电压降至Up2，当uds(t)上升至输入电压Uin时，该阶段结束。

阶段9(t9~t10)该阶段id(t)继续下降，SiC MOSFET与输出二极管进行换流，由于电路中寄生电感的存在，变化的电流会在寄生电感上产生压降，引起uds(t)继续上升，超出输入电压Uin。该阶段与开通时阶段2类似，当id(t)=0时，该阶段结束。

阶段10(t10~t11)该阶段ugs由SiC MOSFET阈值电压Uth逐渐降至零。

关断过程的关断损耗为

(12)

由以上分析可见，由于寄生电感的存在，在开通和关断初期阻碍了栅极电流的变化，使得驱动器对栅极电容充、放电时间变长，即功率开关管的开通和关断时间变长。另外，由于寄生电感的存在，当线路流过的电流变化时，便会在寄生电感上感应出电压，此感应电压处于功率回路或驱动回路中，影响开关管的工作波形，进而影响开关管开关的损耗。

2仿真与分析

本文选用Cree公司TO247封装的CMF20120D[17](漏源极击穿电压为12kV，最大漏极电流Idmax=42A)作为SiC MOSFET，根据文献[18]中对SiC MOSFET建模的方法建立器件模型。变换器参数设计如下：Uin=540V (DC)，Uo=180V (DC)，输出电流Io=10A，纹波率γ=0.2，工作频率f=100kHz，电路工作于电流连续模式(Continuous Conduction Mode, CCM)时，控制芯片选用UC3844[19]，续流二极管选用理想二极管。仿真电路如图6所示。

图6　仿真电路图Fig.6　Simulation circuit

为了探究不同寄生电感对SiC MOSFET开关特性的影响，本文使用Saber仿真软件，分别取Ls、Ld为0，50，100，150和200nH进行仿真实验。

图7、8分别为SiC MOSFET开通和关断时，Ls对其电压和电流波形的影响。由仿真对比可知，当SiC MOSFET开通时，增加Ls使加在柵源极上的驱动电压ugs的上升速度有所减慢，导致SiC MOSFET的id上升的时间稍有滞后；又由于Ls的存在，使id上升速率减慢，开关管的开通过程变长。当SiC MOSFET关断时，增加Ls使SiC MOSFET的漏源电压uds过冲和漏极电流id下冲都会增加，如当Ls从50nH增大到200nH时，uds过冲由20%加大到48%，id下冲由35%加大到40%，关断过程也变长。

图7　Ls对SiC MOSFET开通时波形的影响Fig.7　 Influence of source stray inductance Ls in the turn-on process

图8　Ls对SiC MOSFET关断时波形的影响Fig.8　 Influence of source stray inductance Ls in the turn-off process

图9、10中分别给出了Ld对SiC MOSFET开通和关断时电压、电流波形的影响。同理，当SiC MOSFET开通时，增加Ld使SiC MOSFET的id上升的速率减慢，开通过程变长；当SiC MOSFET关断时，增加Ld使SiC MOSFET的uds过冲和id下冲都会增加，如当Ld由50nH增大到200nH时，uds过冲从19%加大到46%，id下冲从37%加大到43%，关断过程也变长。

图9　Ld对SiC MOSFET开通时波形的影响Fig.9　 Influence of drain stray inductance Ld in the turn-on process

为了量化寄生电感的影响，本文对器件应力和开关损耗进行了研究。图11给出了寄生电感对器件应力的影响图。由图可见，增加SiC MOSFET的Ls和Ld，漏源电压过冲和漏极电流下冲相应增加。

图10　Ld对SiC MOSFET关断时波形的影响Fig.10　 Influence of source stray inductance Ld in the turn-off process

图11　寄生电感对器件应力的影响Fig.11　 Influence of parasitic inductance to stress of the device

表1给出了单独考虑寄生电感Ls和Ld时的开通损耗和关断损耗。很明显，随着SiC MOSFET的Ls和Ld的增加，开通和关断损耗也有相应增加。

表1　单独考虑Ls和Ld时的开通损耗和关断损耗Tab.1　Switching loss when parasitic inductance Ls and Ld are considered separately

3结语

本文研究了高开关速度下，漏极电感Ld和源极电感Ls对Buck电路中SiC MOSFET开关特性的影响，重点探讨了其对器件应力和开关损耗的影响，结果表明： 随着寄生电感Ld或Ls的增大，SiC MOSFET的电压过冲、电流下冲都加大，开关损耗增加。如Ls由50nH增大到200nH时，电压过冲由20%加大到48%，电流下冲由35%加大到40%，开通损耗从19.823μJ增加到32.210μJ，关断损耗由23.453μJ增加到33.666μJ；Ld由50nH增大到200nH时，电压过冲由19%加大到46%，电流下冲由37%加大到43%，开通损耗由13.7036μJ增加到16.3860μJ，关断损耗由30.643μJ增加到47.818μJ。因此，在选择器件、设计电路时需要特别留意，可以通过减小Ls和Ld，既减少了开关损耗又减小了振荡。

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Simulation of Parasitic Inductance Influence on SiC MOSFETSwitching Performance in Buck Converter

FANChunli，ZHAOChaohui，YUChenglong，LONGJuemin

(School of Electrical Engineering， Shanghai Dianji University， Shanghai 200240， China)

Abstract:To study the influence of parasitic inductance on SiC MOSFET switching behavior at high switching speed, this paper studies the buck converter. Based on the basic theory of power electronics, the switching process of SiC MOSFET in a buck converter under the influence of the drain parasitic inductance and source parasitic inductance is analyzed, and demonstrated with the simulation software Saber. The simulation results show that, by increasing parasitic inductance, voltage and current stress of SiC MOSFET increase, the turn on time and turn off time become longer, and switching loss increases accordingly.

Key words:SiC； metal-oxide semiconductor field effect transistor(MOSFET); Buck converter; parasitic inductance; switching performance

文章编号2095-0020(2015)02-0070-07

通信作者:高桂革(1968-)，女，教授，博士，主要研究方向为电气工程、测控系统、分布参数系统、小波理论及应用等，E-mail： gaogg@sdju.edu.cn

作者简介:肖浩(1990-)，男，硕士生，主要研究方向为风电柔性直流并网，E-mail: xhshdj@126.com

基金项目:上海市教育委员会科研创新项目资助(11YZ267)

收稿日期:2015-02-25

中图分类号:TM 564.3；TN 386.1

文献标志码:A