高密度SIP设计可靠性研究

王良江，杨 芳，陈子逢

（中国电子科技集团公司第58研究所，江苏 无锡 214035）

1 引言

半导体器件的封装形式从DIP、SOP、QPF、PGA、BGA到CSP（芯片级封装）再到SOC、SIP（系统级封装），技术指标越来越先进，而推动封装形式不断发展的动力是其价格和性能。随着市场对系统集成、产品小型化等需求的日益增长，以及SOC开发成本不断增长，SIP（System in Package）相对于SOC的优势愈发明显。

SIP是指将不同种类的元件，通过不同技术，混载于同一封装之内，由此构成系统集成封装形式。SIP设计综合了键合工艺、倒装芯片工艺、堆叠芯片工艺、嵌入元件工艺、MEMS和堆叠封装等封装工艺，使得SIP设计实现系统功能变得更加容易[1]。SIP的优势不仅在于尺寸方面，而且能在更小的占用空间里集成更多的功能，并降低开发成本和缩短设计周期。随着SIP技术的突破，架构上将芯片平面放置改为堆叠式封装的精、密度增加，使得SIP设计能较好地满足市场对系统小型化的要求。

2 功能验证

SIP设计需要在设计前获得所需的所有裸芯片及其封装工艺文件，而实际上很难采购到国外公司生产的DSP、FPGA等高端器件的裸芯片，为此只能采用国内进行集成电路研发、生产的研究所的裸芯片，以实现复杂系统小型化。为了提高设计的可靠性，需要在SIP封装设计前对小型化系统功能的可行性进行验证。为此，设计同型号裸片的软包封板验证系统以避免重复设计导致时间和资金上的浪费，显得同样重要。由于软包封板设计不是本文的重点，这里就不作详细叙述了。系统框图如图1所示。

图1 系统框图

本文用已经验证过的系统原理图生成SIP设计所需的互连关系网表作为其设计输入文件。软包封功能验证板及其测试板如图2所示。其中方形小板为软包封板，矩形板为测试板。与用户一起完成功能验证，确认系统互连关系均正确。

图2 软包封板及测试板

3 高密度SIP设计

SIP设计主要由封装选择、腔体设计、基板设计等部分组成。复杂系统的SIP设计需要每个环节的合理规划，并综合考虑各个环节的合理性，以保证整个SIP设计的高效性和可靠性。

3.1 腔体设计

腔体设计是SIP设计首先需要考虑、权衡的主要问题。本设计采用了QFP240封装，其管壳的尺寸为32 mm×32 mm。FPGA裸片尺寸为16 mm×16 mm，DSP裸片尺寸6.0 mm×6.0 mm，2片SRAM裸片尺寸为7.4 mm×5.8 mm，FLASH裸片尺寸为5.0 mm×4.5 mm，再加一片FPGA配置FLASH芯片，若干个接口驱动芯片和一定数量的电阻电容。根据以上尺寸以及芯片数量，对芯片布局及腔体的开槽尺寸及深度等进行设计。只开一个腔体无法有效放置系统的所有芯片，管壳需在顶层和底层开两个腔体。考虑二次回流焊的影响，电阻、电容只能设计在顶层腔体中。底层腔体叠层芯片，由于系统互连的复杂性需要在叠层间设计一块转接硅基板进行转接互连。QFP240的腔体结构设计图如图3所示。

图3 腔体结构

3.2 转接硅基板设计

转接硅基板的设计是整个器件设计的重要环节之一。硅基板粘接在FPGA裸芯片上，尺寸小于FPGA裸芯片的尺寸，基板上放置DSP和存储器裸片。通过金丝键合，使转接基板上下裸片互连。基板上合理的PAD位置分布可以简化互连网络，合适的线宽是设计可靠性保证的一个方面。根据器件内芯片互联关系，先确定基板上粘接芯片放置的大致位置，再在空余的位置上放置适当大小的键合指PAD与裸片PAD进行键合，最后将已对应有网表互连关系的键合指进行走线。其中高速时钟信号走线应与其他信号隔离，以减少EMI辐射，避免手动布线时引起信号完整性问题[2]。硅基板的SIP设计如图4所示。

初步设计完成后，可以通过调用Power DC仿真工具对基板设计进行直流分析，获得基板的电压、平面电流密度、过孔电流大小等信息，以获知基板设计有无缺陷及优化基板走线宽度、过孔大小、PAD位置等方面的设计信息。

3.3 高密度SIP设计

开腔体（Open Cavity）功能是Cadence SIP设计工具在16.6版本中新增加的功能，以满足日益复杂的高密度SIP设计的需要。由于当前版本不支持中间转接基板在叠层上使用，需要将转接硅基板虚拟成一个只有互连功能的裸芯片完成整个设计。为此需要将硅基板上所有的键合PAD的坐标提取成一个.txt或.csv文件，其他所有裸芯片也逐个生成.txt或.csv文件，以满足SIP软件对裸片导入的文件格式。

准备工作做好后，打开Cadence安装目录下的SIP快捷键，选择相应的Product，运行SIP设计软件。

首先打开File→New，新建一个System in package类型的工程，输入工程名；接着在Setup→Crosssection中对该工程进行层设置，设置适当的层数和类型；设置好之后，就可以使用Add→Standard Die→Die Text-In Wizard命令，将包含裸芯片PAD大小、坐标及网表信息的文件逐个加入至设计的工程中，放置时选择相应的层次及位置。先放置FPGA，此时需要设置两个参数：腔体边界间隙（cavity edge clearance）和每层扩展尺寸（expansion per layer），在其上部放置转接基板，再在基板上放置另外几个大器件裸片；对于器件的封装QFP240和电阻、电容等可在Logic →Edit Parts List打开的菜单中进行添加，添加完成后再进行手动放置；完成器件放置后，在Wire Profile Editor菜单中选择所需键合线IP配置库，对设计中的键合线进行设置，并根据实际不同位置的尺寸、不同台阶的键合指的高度等信息，设置好不同位置所对应的键合线；再使用Route→Wire Bond→Add命令，将芯片的PAD进行键合；最后使用Add Connect命令进行手动布线，直到设计正确无误地完成。器件SIP设计工程的三维视图如图5所示。

3.4 信号完整性和热仿真分析

设计完成后，需要对整个工程进行信号完整性、热仿真、电源完整性和电磁兼容等分析，来完善设计以获得最好的性能。

通过信号完整性仿真验证整个线路系统的信号的合理性。现选取其中一个信号对比优化前后3个特定温度（0 ℃、25 ℃、85 ℃）下的波形，如图6所示，可以看出优化后信号质量得到很大的改善。

图5 SIP设计3D视图

图6 信号优化前后波形

通过热仿真结果验证系统是否可以正常运行。由于需仿真的不同功耗和环境温度条件较多，现只选取其中一个条件下的仿真结果：功耗3 W，环境温度25 ℃，自然散热条件下，温度云图如图7所示。通过一系列条件下的仿真结果分析，该系统能正常工作。

图7 温度云图（功耗3 W，环境温度25 ℃）

4 总结

高密度的布线必须极力避免产生信号波动、振荡、过冲、不足、串扰、建立时间出现偏差以及辐射等现象。Cadence 16.6 SIP设计工具可以满足复杂系统的小型化SIP设计需求，为SIP设计提供功能强大的各种仿真工具，有利于设计师在设计过程中及时对设计的SIP工程进行修改、完善，降低设计失败或反复修改的可能性。

[1] 王阿明. SIP封装工艺[J]. 电子与封装，2009，9(2)：11-15.

[2] Christopher M. SiP（系统级封装）技术的应用与发展趋势[J]. 中国集成电路，2004，12：55-59.