CMOS工艺中抗闩锁技术的研究

朱 琪，华梦琪

（中国电子科技集团公司第58研究所，江苏 无锡 214035）

1 引言

CMOS电路由于具有高集成度、低功耗、工艺成熟等优越性而成为VLSI制造中的主流，但同时我们应该看到，CMOS电路中的Latch-up（闩锁）效应严重影响着产品的可靠性[1]。所以闩锁效应对于体CMOS是至关重要的问题，这种效应产生于体CMOS结构所固有的寄生双极型晶体管，这些晶体管会被许多方式所激活。而且，随着CMOS工艺尺寸的按比例缩小和电路延迟时间的缩短，各种引起激活的因素将逐渐增强，在一定的条件下，这些被激活的晶体管将决定电路的性能，但是若采用适当的加工工艺和版图设计，CMOS芯片可工作在相对苛刻的条件下不会出现闩锁现象。

本文将描述闩锁现象，并提供一些有用的分析、特性的表征和避免闩锁的技术，以便在各种应用中采取“适当”的措施避免闩锁现象的发生。

2 闩锁的概念

闩锁效应，又称自锁效应、闸流效应，它是由寄生晶体管引起的，属于CMOS电路的缺点。通常在电路设计和工艺制作中加以防止和限制。该效应会在低电压下导致大电流，不仅会造成电路功能的混乱，而且还会使电源和地线间短路，引起芯片的永久性损坏。

3 闩锁的原理

闩锁产生的原理可结合图1和图2来说明，图1为CMOS工艺中寄生双极晶体管结构示意图，图2为图1的等效电路图。图1中显示一个P衬底上的NMOS晶体管和N阱上的PMOS晶体管，N阱的PMOS晶体管处产生寄生NPN三极管Q2，P衬底上的NMOS晶体管处产生PNP寄生三极管Q1。N阱上产生寄生电阻Rn，P衬底上产生寄生电阻Rp。Q1、Rn、Q2、Rp组成一个正反馈环路，如图2所示。当正反馈环路中的节点由于电流注入或者噪声等原因出现信号扰动时，正反馈环路会将扰动信号不停地放大，直到Q1、Q2完全导通，从而从电源VDD中抽取很大的电流，VDD至GND（VSS）间形成低抗通路[2]，此时该寄生结构发生了闩锁。电路发生闩锁时，由于电源与地之间电流很大，很容易将器件烧毁。

图1 CMOS工艺中寄生双极晶体管

图2 图1的等效电路

4 闩锁的产生条件

从等效电路图2上来看，CMOS电路中的寄生双极型晶体管部分出现闩锁，必须满足以下几个条件：

（1）电路要能进行开关转换，其相关的PNPN结构的回路增益必须大于1，即βnpn×βpnp＞1，在最近的研究中，把闩锁产生的条件用寄生双极晶体管的有效注入效率和小信号电流增益来表达。

（2）必须存在一种偏置条件，使两只双极型晶体管导通的时间足够长，以使通过阻塞结的电流能达到定义的开关转换电流的水平。一般来说，双极管的导通都是由流过一个或两个发射极/基极旁路电阻的外部激发电流所引起的。

（3）偏置电源和有关的电路，必须能够提供至少等于PNPN结构脱离阻塞态所需开关转换电流和必须能提供至少等于使其达到闩锁态的保持电流。

从工艺和版图上分析，发生闩锁的条件如下：

（1）浓度条件→条件性满足

NPN是横向，发射集是N+ ，NMOS S/D；PNP是纵向，发射集是P+ ，PMOS S/D。

（2）面积条件→条件性满足

N阱既是NPN的集电极又是PNP的基极，而P衬底既是PNP的集电极又是NPN的基极，基区的尺寸在NPN管看来，似乎比较乐观，但NPN的构成是横向的，也就是说如果把PMOS与NMOS画得太近，会使闩锁结构的寄生三极管的β值增大。对N阱来说，如果N阱的厚度很薄，因为NPN的形成是在衬底横向的，而PNP却是在N阱中的纵向。N阱厚度足够的薄，意味着势垒相对较低，实现触发的可能性很大。对于日新月异的现代科技来讲，尺寸在不断缩小，这也表明基区在逐渐变小，触发的可能凸显出来。

（3）偏置条件→条件性满足

取决于Rwell和Rsubstrate的阻值以及流过它们的瞬态电流条件。看Rwell和Rsubstrate上的电压降是否大于BJT的开启电压。

（4）因为它们是反馈放大回路，因此只要其中一个被触发了，那么另一个也就被迫触发。

（5）βnpn×βpnp是否大于1。

5 闩锁的触发方式

输入或输出节点的上冲或下冲的触发，使第一个双极型晶体管导通，然后再使第二个双极型晶体管导通。当流入寄生PNPN结构的总电流达到开关转换电流时，闩锁就发生。

当流过阱-衬底结的雪崩电流、光电流及位移电流，同时通过两个旁路电阻RW、RS时，旁路电阻较大的晶体管先导通。然而要使闩锁发生，第二个双极型晶体管必须导通[3]，同时通过PNPN结构的总电流必须达到开关转换电流。

当出现穿通、场穿通时，低阻通路一般发生在电源和地线之间，或者发生在电源和衬底发生器之间。在源-漏发生雪崩击穿的情况下，低阻通路发生在电源和信号线之间，或者发生在信号线和衬底发生器之间。这些来源于穿通、场穿通或漏结雪崩的电流，一旦PNPN结构的电流达到用取消被激发晶体管旁路电阻形成的三极管结构计算的开关转换电流时，至少会发生瞬时闩锁，若总电流也能达到四极管结构开关转换电流，则闩锁将维持下去。

6 闩锁的后果

由于闩锁会在电源和地之间产生低阻抗回路，从而产生非常大的电流，将器件烧毁。图3为某款电路失效后经拍照分析为器件发生闩锁的照片，红点部分就是发生闩锁的位置，闩锁效应直接将芯片该位置的器件烧毁。

图3 芯片发生闩锁的照片

7 抗闩锁的措施

体硅CMOS中的闩锁效应起因于寄生NPN和PNP双极晶体管形成的PNPN结构，若能使两只晶体管的小信号电流增益之和小于1，闩锁就可防止。因此，总体来说，防止闩锁的措施一般有如下方式：一是将双极型晶体管的特性破坏掉，即通过改进CMOS制造工艺，用减少载流子运输或注入的方法来达到破坏双极型晶体管作用的目的，例如掺金、中子辐射形成基区阻碍电场以及形成肖特基源/漏势垒等。二是将两个双极型晶体管间的耦合去掉，即防止一只双极管导通另一只双极管，这可通过版图设计和工艺技术来实现。本文结合以上的分析和研究提出了如下一些抗闩锁的优化改良措施。

7.1 版图的优化创新设计

在传统意义的版图设计里，往往为了节省面积只是添加少量的衬底接触，以满足常规的闩锁设计验证，但是并不能起到很好的防范作用，需要更好的优化设计来实现。

（1）添加保护环，如图4所示，在N阱中N+或在P衬底中P+所做的guard ring为多子保护环，其他为少子环，其中多子保护环主要可以减少RS和RW；少子环可以预先收集少子增加Ib相应减小Ic的值，减小横向三极管的β值，从而到达减小闩锁效应的目的。βnpn×βpnp＜1为负反馈，βnpn×βpnp＞1为正反馈。

图4 添加保护环的版图

（2）多打Nwellcontact和P-sub contact，以减轻连入的寄生电阻。

（3）加粗电源线和地线，合理布局电源接触孔，减小横向电流密度和串联电阻。采用接衬底的环形VDD电源线，并尽可能将衬底背面接VDD。增加电源VDD和VSS接触孔，并加大接触面积。对每一个接VDD的孔都要在相邻的阱中配以对应的VSS接触孔，以便增加并行的电流通路。尽量使VDD和VSS的接触孔的长边相互平行，并与阱的边沿平行。接VDD的孔尽可能安排得离阱远些，接VSS的孔尽可能安排在p阱的所有边上，Guardring在有条件的情况下宽点好。必须加一个强环以减小Rs和RNwell；有条件可以再加一个弱环以减小β值（通常只在阱外加一个带阱的N+环围着潜在发射区），环的长边要与阱的边沿平行，有条件可将环加宽点，减小Rs和RNwell，多加电源与地孔，保证电源与地接触充分。减小Rs和RNwell，减小与阱边沿垂直的电流密度，大电流要与阱边沿平行。

（4）管子的布局方向垂直于阱边沿，也就是使源漏电流平行于阱边沿。PMOS与NMOS都要尽量距离阱边沿远一些，为减小β值，在有条件的情况下VDD与VSS都应距离阱边沿远一点。

7.2 工艺级抗闩锁优化措施

（1）降低少数载流子的寿命可以减少寄生双极型晶体管的电流增益，一般使用金掺杂或中子辐射技术，但此方法不易控制且也会导致漏电流的增加。

（2）另一种减少闩锁效应的方法，是将器件制作于P+重掺杂衬底上的低掺杂外延层中，也即是P+深埋层。重掺杂衬底提供一个收集电流的高传导路径，降低了RS，若在阱中加入重掺杂的N+埋层（或倒转阱），又可降低RW。实验证明此方法制造的CMOS电路有很高的抗闩锁能力。

（3）STI横向隔离技术，闩锁亦可通过沟槽隔离结构来加以避开。在此技术中，利用非等向反应离子溅射刻蚀，刻蚀出一个比阱还要深的隔离沟槽。接着在沟槽的底部和侧壁上生长一热氧化层，然后淀积多晶硅或二氧化硅，以将沟槽填满。因为n沟道与p沟道MOSFET被沟槽所隔开，所以此种方法可以消除闩锁，以上措施都是对传统CMOS工艺技术的改造。

（4）更先进的工艺技术如SOI（Silicon on Insulator）等能从根本上来消除闩锁产生，但工艺技术相对来讲要复杂一些，提供的是一种纵向隔离技术。

7.3 电路应用级抗闩锁改良措施

（1）要特别注意电源跳动。防止电感元件的反向感应电动势或电网噪声窜入CMOS电路，引起CMOS电路瞬时击穿而触发闩锁效应。因此在电源线较长的地方要注意电源退耦，此外还要注意对电火花箝位。

（2）防止寄生晶体管的EB结正偏。输入信号不得超过电源电压，如果超过这个范围，应加限流电阻。因为输入信号一旦超过电源电压，就可能使EB结正偏而使电路发生闩锁。输出端不宜接大电容，一般应小于0.01 μF。

（3）电流限制。CMOS的功耗很低，所以在设计CMOS系统的电源时，系统实际需要多少电流就供给它多少电流，电源的输出电流能力不要太大。从寄生可控硅的击穿特性中可以看出，如果电源电流小于可控硅的维持电流，那么即使寄生可控硅有触发的机会，也不能维持闩锁，可通过加限流电阻来达到抑制闩锁的目的。

此外，关于模块级版图N+保护环和P+保护环（即电源和地）的使用，如果该模块版图比较敏感，那就先用P+（地）包起来，然后用N+（电源）包起来，如果该模块版图属噪声源，那就先用N+（电源）包起来，然后用P+（地）包起来。

8 结论

文章首先对传统意义中CMOS工艺的闩锁概念、原理进行了阐述，然后深入分析了闩锁产生的条件、触发方式以及闩锁带来的严重后果，并在此基础上提出了版图的优化设计及工艺和电路的改良措施，这些措施可以有效防止闩锁的产生，并对所有集成电路的抗闩锁设计都具有指导意义，也是集成电路设计人员多年来理论结合实际的经验总结。

[1] Harry Veendrick. 纳米CMOS集成电路——从基本原理到专用芯片实现[M]. 北京：电子工业出版社，2011.

[2] 毕查德·拉扎维. 模拟CMOS集成电路设计[M]. 西安：西安交通大学出版社，2005.

[3] 钱敏. CMOS集成电路闩锁效应的形成机理和对抗措施研究[J]. 苏州大学学报，2003.