漏致势垒降低效应对短沟道应变硅金属氧化物半导体场效应管阈值电压的影响

王晓艳 张鹤鸣 王冠宇 宋建军 秦珊珊 屈江涛

1)(西安电子科技大学微电子学院，宽禁带半导体材料与器件重点实验室，西安 710071)

2)(宝鸡文理学院电子电气工程系，宝鸡 721007)

(2010年3月28日收到;2010年5月16日收到修改稿)

漏致势垒降低效应对短沟道应变硅金属氧化物半导体场效应管阈值电压的影响

王晓艳1)2)†张鹤鸣1)王冠宇1)宋建军1)秦珊珊1)屈江涛1)

1)(西安电子科技大学微电子学院，宽禁带半导体材料与器件重点实验室，西安 710071)

2)(宝鸡文理学院电子电气工程系，宝鸡 721007)

(2010年3月28日收到;2010年5月16日收到修改稿)

结合应变硅金属氧化物半导体场效应管(MOSFET)结构，通过求解二维泊松方程，得到了应变Si沟道的电势分布，并据此建立了短沟道应变硅NMOSFET的阈值电压模型.依据计算结果，详细分析了弛豫 Si1－βGeβ中锗组分β、沟道长度、漏电压、衬底掺杂浓度以及沟道掺杂浓度对阈值电压的影响，从而得到漏致势垒降低效应对小尺寸应变硅器件阈值电压的影响，对应变硅器件以及电路的设计具有重要的参考价值.

应变硅金属氧化物半导体场效应管，漏致势垒降低，二维泊松方程，阈值电压模型

PACS:71.23.An，71.70.Fk

1.引 言

应变硅技术是实际应用中一项极具吸引力的技术［1，2］，受到了人们越来越多的关注［3］.在硅基应变Si/SiGe异质结构中，由双轴应变所引起的能带分裂可以使应变Si中的电子和空穴迁移率都得到显著增强.应用能带工程，在器件设计中可以获得更大的自由度.同时，应变硅技术与当前的主流硅工艺完全兼容［4—6］，利用离子束外延(MBE)、不同类型的化学气相淀积(CVD)和离子注入可以进行高质量应变Si/SiGe异质结的生长，使得能带工程能够集成到成熟的硅工艺中［7］.

随着器件特征尺寸的不断减小，在超大规模集成电路(VLSI)和甚大规模集成电路(ULSI)中，金属氧化物半导体场效应管(MOSFET)的漏端耗尽区和源端扩散区彼此间离得很近，引起从漏到源的电场穿通能力增强，源端的势垒高度由于电场穿通而降低.其穿通的程度与沟道长度、掺杂浓度和沟道的形状有关.另外，还与源/漏结的结深、漏源的偏置电压以及衬底的偏置电压有关［8］.

漏致势垒降低(DIBL)效应是超大规模MOSFET器件中重要的物理效应，体现在漏端电压VD引起阈值电压的降低［9—11］，成为电路设计中器件应用的一个重要物理限制，并且在很大程度上影响了源漏电流的大小以及器件的I-V特性.尤其在亚阈条件下，漏致势垒降低引起源端载流子注入的增强，导致器件亚阈漏电流的增加.由此可见，建立起考虑DIBL效应的准确阈值电压模型对于精确计算整个亚阈区、线性区和饱和区的漏电流至关重要［12］.

关 于 体 硅 MOSFET［9，12］和 绝 缘 衬 底 上 的 硅(SOI)［13，14］漏致势垒降低效应的研究较多，但对于应变硅器件阈值电压的影响却研究较少［15，16］，且多为漏致势垒降低对电流的影响，而关于漏致势垒降低对阈值电压的影响尚缺少研究.为此，本文通过求解二维泊松方程，获得器件的二维表面势分布，首先得到二维阈值电压模型，进而详细分析研究了应变硅器件中漏致势垒降低的影响因素，得到了弛豫Si1－βGeβ中锗组分β、沟道长度对表面势的影响，为亚阈电流的计算提供了基础.另外，文中还给出了锗组分β、沟道长度、漏电压、衬底掺杂浓度、沟道掺杂浓度对阈值电压的影响.

2.二维阈值电压模型

图1所示为本文所采用的应变Si NMOSFET结构模型，只表示出了栅氧层、沟道和虚拟衬底部分.应变 Si沟道及弛豫 SiGe虚拟衬底采用倒掺杂结构，即衬底的掺杂浓度高于沟道的掺杂浓度.tox为栅氧化层厚度，tSSi为应变Si沟道的厚度，Wd为耗尽层的厚度，空间电荷区主要存在于弛豫 SiGe虚拟衬底，这可以从后面的计算结果中得到证实.

图1 应变Si NMOSFET结构模型

理想条件下，假设应变Si层掺杂均匀且完全耗尽，氧化层没有杂质电荷.沟道区和耗尽层电势分布的二维Poisson方程为

其中 ψSSi(x，y)为应变 Si沟道的电势分布，ψSiGe(x，y)为耗尽层的电势分布，Nch，NB分别为应变Si沟道和弛豫 SiGe衬底的掺杂浓度，εSSi，εSiGe分别为应变Si和 SiGe的介电常数.ψSSi(x，y)和 ψSiGe(x，y)分别用多项式表示为

其中 Ci(x)仅为 x的函数，ψSSi(x)为应变硅沟道和氧化层界面处的电势，ψSiGe(x)为耗尽层边界处的电势，y*的原点选取在Wd处，这样便于计算.

为求解Poisson方程，需先求解出耗尽层厚度Wd.对于应变Si MOSFET，应变 Si沟道厚度一般远小于 SiGe虚拟衬底耗尽层厚度，通过求解一维Poisson方程，得到强反型时耗尽区的宽度为

(5)式中，ψS为阈值表面势，即应变 Si沟道表面积累的电子浓度等于体内空穴浓度(强反型开始)时应变Si沟道的表面电势.Δψ的表达式体现出除ψS的影响外，应变Si层的厚度也会对耗尽层厚度产生影响.因为沟道很薄，需计入Si/SiGe界面电势的影响，这样 ψS可以认为是 SiO2/Si与 Si/SiGe两个界面电势的平均值［17，18］

为了求解 Poisson方程，需要用到以下边界条件:

1)应变Si与栅氧界面处电位移矢量连续(这里VG=VGS－ VFB，r= εSSi/εOX)

2)应变 Si与弛豫 Si1－βGeβ界面处电势连续，电位移矢量相等

3)在弛豫 Si1－βGeβ耗尽区边界电势和纵向电场均为零

利用以上边界条件，可以得到(3)和(4)式中的Ci(x)，将其代入(1)式，并令 y=0，可以得到

其中

(8)式的解为

Vbi为源极/沟道异质结的自建电势，由于应变的存在，Vbi变为

在平带条件下，由于较大的价带断续ΔEV的存在，体内的空穴在Si/SiGe界面处积累形成了偶极层，使界面处能带弯曲，从而影响了平带电压.应变Si层很薄，需计入偶极层的影响.利用高斯定理，可以得到偶极层的电势Ф［18］dipole

式中，Ld为德拜长度，其值为 Ld= 槡εSiGekT/q2NB.这样，将栅极区域的平带电压VFB修正如下:

满足 ψSSi，min等于阈值表面势 φth的栅源电压 VGS即为MOSFET的阈值电压Vth

3.结果与讨论

应用Matlab对模型进行计算，基本参数选取如下:

金属功函数 Wmetal=4.7 eV，tox=2 nm，tSSi=5 nm，未做特殊说明时，Nch=1×1016cm－3，Nb=3.5× 1017cm－3，β =0.2.

图2为VGS=0 V，VDS=1 V，沟道长度不同时，表面电势沿沟道方向的分布情况.从图中可以看出，随着沟道长度的缩短，沟道表面势逐渐增大.这是由于沟道变短时，漏端电压通过耗尽区直接影响沟道表面的电势分布，抬高了沟道表面的电势.漏端对于沟道电场的影响太大，使得位于栅下惟一的一个势垒减弱，漏端对器件性能的过分控制就好像第二个栅极一样［19］.应变硅短沟道器件源端下面的耗尽区降低了源端的势垒高度，与体硅器件中沟道长度对源端的势垒高度的影响一致.

图2 不同沟道长度的沟道表面势

图3 沟道表面势与Ge组分的关系

图4 不同沟道长度下阈值电压随漏端电压的变化

图5 不同Ge组分下阈值电压随漏端电压的变化

图3为VGS=0 V，VDS=1 V时，Ge组分对表面沟道的影响，从图中可以看出，随着 Ge组分的变大，沟道表面势减小.这是因为 Ge组分变大，(12)式表示的源极/沟道异质结的自建电势减小.

从图4可以看出阈值电压随着漏电压的增加而减小，同时可以看出，当沟道长度逐渐减小时，漏端电压对阈值电压的影响变大，这就证明了漏致势垒降低确实是一种短沟道效应.沟道长度和漏端电压对阈值电压的影响都归根于源端的势垒高度的变化.当沟道长度变短或者漏端电压增加时，源端的势垒高度降低，这样电子更容易注入到沟道区，因此阈值电压减小，栅对沟道的控制能力减弱.

图5为Ge组分不同时，阈值电压随漏端电压的变化情况.从图中可以看出，阈值电压随着Ge组分的增加而减小，与文献［20］报道的结果相符合.这是由于(15)式表示的平带电压减小，源极/沟道异质结的自建电势减小，并且由于费米势的降低，导致反型更早开始.另一方面，随着Ge组分的增加，表面应变Si沟道量子阱的高度也随之增加，这样就提高了二维电子气的面密度，从而降低了阈值电压.

图6和图7是当沟道长度为65 nm时，衬底掺杂浓度和沟道掺杂浓度对阈值电压随漏电压变换的影响，从图可以看出，阈值电压随着衬底掺杂浓度和沟道掺杂浓度的增加而增加.

图8为不同沟道长度下阈值电压随Ge组分的变化.从图中可以看出，随着沟道长度的的减小，阈值电压变小，与图4结果一致.随着Ge组分的变大，即应力的增强，阈值电压逐渐变小，与图5结果一致.阈值电压随Ge组分的的增加而减小，并且阈值电压的降低与锗组分基本上呈线性，如图9所示.

图6 不同衬底浓度下阈值电压随漏电压的变化

图7 不同沟道浓度下阈值电压随漏电压的变化

图8 不同Ge组分下阈值电压随沟道长度的变化

图10为不同漏电压下阈值电压随沟道长度的变化情况.从图中可以看出漏电压相同时，阈值电压随沟道长度的减小而减小，当沟道长度较小时，阈值电压随着漏电压的增大而减小，与图4结果一致.当沟道长度增大90 nm后，漏电压对阈值电压基本不产生任何影响，这与漏致势垒降低的短沟道特性相符合.

图9 不同沟道长度下阈值电压随Ge组分的变化

图10 不同漏电压下阈值电压随沟道长度的变化

图11 不同Ge组分下阈值电压变化率随沟道长度的变化

图11—13是根据(17)式求得的不同 Ge组分下阈值电压的变化率情况.图11为阈值电压的变化率与沟道长度的变化关系，从图中可以看出，阈值电压的变化率随着沟道长度的增加而逐渐减小，另外，沟道长度相同时，Ge组分越大，阈值电压随沟道长度的变化率越大.图12为阈值电压的变化率随漏电压的增加而降低，对于相同的漏电压，Ge组分越大，阈值电压随沟道长度的变化率越大.这说明应变会导致漏致降低的加剧.

图13为阈值电压变化率与沟道长度及漏电压的变化关系三维图，可以看出阈值电压的变化率随着沟道长度的增加而减小，同时随着漏电压的增加而减小.

4.结 论

通过解二维 Poisson方程，本文给出了应变硅MOSFET的阈值电压模型.通过计算得到了弛豫Si1－βGeβ中锗组分 β，沟道长度、漏电压、衬底掺杂浓度、沟道掺杂浓度对阈值电压的影响，结果表明随着沟道长度的减小，沟道表面势和阈值电压减小，当沟道长度降低到90 nm以下，阈值电压随着漏电压的增大而减小，证明了本文对漏致势垒降低效应影响的分析以及阈值电压模型的正确性.另外，结果表明Ge组分越大，阈值电压随漏电压变化率越大，说明应变会导致漏致降低的加剧.

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PACS:71.23.An，71.70.Fk

Drain-induced barrier-lowering effects on threshold voltage in short-channel strained Si metal-oxide semiconductor field transistor

Wang Xiao-Yan1)2)†Zhang He-Ming1)Wang Guan-Yu1)Song Jian-Jun1)Qin Shan-Shan1)Qu Jiang-Tao1)
1)(Key Laboratory for Wide Band-Gap Semiconductor Materials and Devices，School of Microelectronics，Xidian University，Xi’an 710071，China)
2)(Department of Electron and Electricity Engineering，Baoji University of Arts and Sciences，Baoji 721007，China)
(Received 28 March 2010;revised manuscript received 16 May 2010)

Based on strained silicon metal-oxide semiconductor field transistor(MOSFET)structure，the distribution of surface potential is obtained by solving two-dimensional Poisson equation，and the threshold voltage model is built.According to calculation results，the dependence of threshold voltage on germanium content of relaxed Si1－βGeβ，channel length，voltage of drain，doping content of substrate and channel are studied in detail，and the influence of drain-induced barrierlowering on scaled strained silicon MOSFET is obtained，which can provide important reference for the design of strained silicon MOSFET device and circuit.

strained Si metal-oxide semiconductor field transistor， drain-induced barrier-lowering， two-dimensional Poisson equation，threshold voltage model