基于FPGA的数字中频系统设计

汪 敏 ， 肖 斌

(西南石油大学 a.电子信息工程学院；b.计算机科学学院, 四川 成都 610500)

0 引言

数字中频技术是目前软件无线电技术[1]中发展最迅速的一项技术，基于软件无线电技术的中频数字化接收机已经成为现代雷达、通信、测控系统的重要组成部分。

典型的中频数字接收机[2-3]技术主要包括A/D变换器、数字正交混频及抽取滤波[4]等模块。对于数字正交解调加抽取滤波模块国外推出了一些成熟的产品，但通用性较差。随着现场可编程门阵列（FPGA）规模的不断扩大，及低价格的FPGA推出，这里采用数据采集芯片 AD6645和低价格的FPGA构建中频数字接收平台。

经过测试，系统可以完成对中频调幅信号的采样，下变频，解调等任务, 系统结构简单，成本低，有良好的实用性和通用性。

1 总体设计

所论述的系统中频为30 MHz，实现AM调幅信号的解调，最终输出解调后的基带信号，输出信号速率为2.4 Mb/s。

中频数字接收机系统由A/D采样和数字下变频（含抽取滤波）两部分组成。其中A/D采样的功能是将30 MHz的模拟中频调幅信号进行采样，得到数字化的中频信号；数字下变频部分将数字中频信号变换至基带，然后进行解调处理。数字下变频部分由NCO（数字控制振荡器）、混频器、低通滤波器和抽取器组成。

2 参数选取及理论分析

输入信号为30 MHz的中频调幅信号(基带信号为50 kHz的单频余弦信号)。

输入信号经抗混叠带通滤波后，进行A/D带通采样。综合考虑采样后频谱的间隔，后端的数据处理量及最终输出的2.4 M数据取样率，选取采样频率为24 MHz。

用欠采样的方式，采样频率为24 MHz，能够成功的对30 MHz的调幅波进行采样。带通采样在频域上相当与对信号进行了以 fs为间隔的频谱搬移，带通采样有下变频的作用，经过采样后，信号的频谱从原来的30 MHz被搬移到6 MHz的频率处。所以NCO需要产生本振频率为6 MHz的正弦和余弦信号。

采样后的调幅信号与本振频率为6 MHz的正余弦信号进行数字混频，生成同相和正交两路基带信号。同相分量中包含基带分量和二次谐波分量，只要通过低通滤波以后，就可以得到所需的基带分量。

选取的FIR滤波器指标为：通带截止频率为0.6 MHz，阻带起始频率为1.2 MHz，通带波纹为0.01，阻带波纹为0.001。

将同相分量与正交分量进行合成，计算包络，得到解调后的基带信号。

因为信号的采样频率为24 MHz，所以采样后的数据流速率为24 Mb/s，这么高的速率会导致后续的信号处理速度跟不上，计算量大，且难满足实时性要求，所以需要对信号进行抽取。指标要求最后输出速率为2.4 Mb/s，所以选取10倍的抽取因子进行降速。

用Matlab按以上参数和方案进行仿真，得到接收机端最终信号的时域和频域图如图1、图2所示，进而首先从理论上论证了该方案的可行性。

图1 接收机端最终信号的时域波形

图2 接收机端最终信号的频域

3 硬件设计

硬件实现方案如图3所示。经信号发生器产生的30M模拟调幅信号送入数据采集电路进行AD采样，A/D变换器选用TI公司的AD6645[5]，最高采样频率可达80 MSPS。AD6645的时钟信号要求具有高纯度、极低的相噪声等特性以防止A/D性能的恶化。对于一个输入为30 MHz的中频信号来说，使用较高抖动的采样时钟会造成系统的信噪比（SNR）下降3 dB至4 dB。AD6645的时钟输入采用差分输入形式。从外部用单独的时钟源为AD6645提供24 MHz的采样时钟。

经AD6645中频带通采样后输出的高速采样数据流进入后面的 FPGA，FPGA 采用 Cyclone II系列中的EP2C5T144C8。AD6645的数据准备输出（DRY）引脚与数据输出是同步的，周期等于采样周期，所以可将 DRY的输出通过电阻直接与FPGA的时钟输入连接，作为后续一切处理的参考时钟。

图3 硬件实现框

使用CY7C68013构成USB接口电路,实现数据的高速传输。

电源电路采用AMS1117-3.3、AMS1117-5、AMS1084-5，AMS1084-3.3和LP3892-1.2提供AD6645所需的+5 V([4.75 V,5.25 V]),300 mA的模拟电源，以及+3.3 V（[3.0 V,3.6 V]），40 mA的数字电源,EP2C5T144C8所需的3.3 V和1.2 V数字电源及USB所需的5 V和3.3 V数字电源。

4 数字下变频的软件实现

4.1 NCO和混频模块的设计

选择采用固定系数法来产生正弦、余弦信号，避免由于相位截短带来的误差。

正交本振详细取值如下：

所设计的中频数字接收机主要完成AM调幅信号的解调，根据调幅信号的特点，信号的正交分量中只含有二次谐波分量，通过低通滤波器以后，可被完全滤除。为有效节约系统资源，所设计的NCO只需产生同相分量即可。

根据式（1），采用这种方法实现的数字本振信号一目了然，精确度高。因为每次取的相位值非常准确，不存在因相位截短而产生的相位误差。而且，直接求出了本振信号的幅度值不是0，就是1或者-1，在用Verilog编程实现时直接与ADC输出相乘即可实现混频，精度可以任意高。

4.2 多相抽取滤波器模块的设计

数字下变频[6]部分设计中，主要的运算都集中在数字滤波部分。为减小运算量，在设计滤波器时采用了一种FIR抽取滤波器[7-8]的高效实现算法—多相滤波法[9]。传统多相滤波法抽取因子为M的抽取多相滤波器中包含有M组不同系数的子滤波器。如果直接采用传统的并行结构进行滤波，会耗费很大的FPGA资源。事实上，M组子滤波器除了系数不同外，结构上是完全相同的。因此设计中通过对一子滤波器的M次时分复用来实现，从而可以大大节省资源消耗。

为保证各组滤波器在时分复用过程中相对独立工作，传统的FIR滤波器结构需要对每一组每一级的计算结果进行存储，设计中，如图4的结构所示，是将10组滤波器输出的累加转移到每一级处理单元中实现，即十组分支滤波器共用图4的一组乘累加单元。这样，整个系统就只需要一组滤波器的存储空间，从而进一步减少了资源消耗，简化了系统结构。

图4 10路分支滤波器共用部分RTL结构

4.3 软件测试

编写测试文件，用Modelsim se 6.2b对系统进行综合和时序仿真。仿真结果如图 5所示。输入 i_indata为输入的30 MHz调幅波，输出o_ddc_dout为解调出的基带信号。

5 软硬件联合测试

用SU3150 DDS 函数信号发生器产生载波为30 MHz，调制信号频率50 KHz的AM调幅信号；经过采样和下变频后的基带信号使用 QUARTUSⅡ软件中内嵌的Signal TapⅡ逻辑分析仪来进行观察。

当用SU3150 DDS 函数信号发生器产生载波30 MHz，调制信号50 kHz的中频模拟调幅信号时，经中频数字接收机的变频和降速处理，最终输出的信号是频率为=49.5kHz的正弦信号。

6 结语

基于FPGA的数字中频系统基于软件无线电思想，采用免乘数控振荡器，多相滤波抽取等技术，可以较好地解决软件无线电接收机的高速率与器件处理速度的矛盾，为中频软件无线电接收机提供一种可行的方案。通过对该方案的仿真分析，验证了其可行性，并采用比较便宜的 EP2C5T144C8具体实现。最终测试结果表明，该接收机系统结构简单，成本低，有良好的实用性和通用性，具有广阔的应用前景。

[1] 秦明伟,李德建,姚远程.软件无线电数字下变频及抽取技术研究[J].通信技术,2008,41(09)：84-85.

[2] 杨小牛.软件无线电技术及其应用[M].北京：电子工业出版社,2001.

[3] 冯振伟,武小冬,梅顺良.基于FPGA的数字中频接收机设计与实现[J].通信技术,2010,43(04)：17-19.

[4] 秦明伟,李德建,姚远程.软件无线电数字下变频及抽取技术研究[J] .通信技术,2008,41（09）：84-85.

[5] 刘书明,刘斌.高性能模数与数模转换器件[M].西安：西安电子科技大学出版社,2000.

[6] 赵远鸿,宋学瑞.基于FPGA的数字下变频设计与实现[J].电子技术应用,2009(05)：57-59.

[7] 秦志强,张永莲,孙萍.阶数可变的成形滤波器 FPGA实现[J].通信技术,2009,42（03）：47-48.

[8] 张晓文,王江宏,LTE中变速率 FIR滤波器的 FPGA实现[J].通信技术,2010,43（02）：207-209.

[9] 吕幼新,郑立岗,王丽华.基于多相滤波的宽带数字化接收机技术[J].电子科技大学学报,2003(04)：133-135.