基于集成电路版图技术的芯片ESD保护结构设计

关键词：ESD静电放电；芯片保护；集成电路；版图设计；Aether设计软件

0 前言

在当前的MOS集成电路领域，ESD（静电放电）已成为影响电路性能的关键因素。虽然静电放电对传统电子元件的影响微小且难以察觉，但对于高密度集成电路元件而言，静电电场和放电电流可能导致元件失效，或产生隐蔽的“软击穿”现象。这些问题可能引发数据丢失、复位错误、设备锁死等后果，严重干扰设备的正常运行，降低其可靠性，甚至导致设备损坏[1]。

目前，大多数芯片在设计时都内置了高灵敏度的输入端，通过感应外部电容的变化来调整内部检测振荡器的频率，从而实现感应触发。这种感应机制依赖于人体手指靠近芯片的感应端，而人体是最大的静电携带者，因此这类电路非常容易受到ESD的影响，导致功能失效。

本设计提出了一种新的电路结构，能够为芯片提供ESD保护，降低ESD对集成电路元件的影响。这种设计具有广泛的应用前景，有助于提高芯片的可靠性和稳定性。

1 ESD 现象和测试模式

1.1 静电现象

静电作为一种电能形式，驻留于物体表层，源自正负电荷在局部区域的失衡。当此类带电物体与另一物体接触时，由于两者间存在静电电位差，根据电荷中和法则，会发生电荷迁移，直至传递足够电量以消除彼此间的电压差[2]。在高速电荷运动过程中，往往会形成强大的电磁场、电流或电压，这些在极端情况下可能导致物体受损。这一现象被称为静电放电，或简称为ESD（Electro-Static Discharge） [3]，它是对电子设备构成威胁的重要因素之一。

1.2 ESD 的测试模式

ESD 的测试模式包含4 种，分别是对±VSS 和±VDD模式进行测试，称为PS模式（ALL TO VDD+） 、NS模式（ALL TO VDD-） 、PD模式（ALL TO VSS+） 、ND 模式（ALL TO VSS-） 。如图1所示，测试时先随机选中某一引脚，向其依次施加正向或负向ESD电压，其余引脚悬空。只有当该引脚在4种模式下依次通过某一电压测试时，才被认定该引脚的抗ESD能力达到该电压。

在ESD 测试中，人体模型工业测试标准（HBMMIL-STD-883F 3.15.7） 被广泛应用。为了模拟实际电路在工作时可能遭遇的正向ESD电压，我们在特定的测试引脚上施加正电压，起始电压和步进电压均为500V。在确保电路功能在ESD冲击后依然完好的前提下，我们关注施加ESD电压前后的电流-电压曲线变化。这一变化通常通过包络线法来评估。如果计算得出的相对包络线差异小于15%，则认为该曲线无明显变化，表明该引脚能够承受更高的ESD电压。相反，如果相对包络线差异超过15%，则表明该测试引脚已达到其ESD承受极限，此时，前一次施加的ESD 电压即为该引脚所能承受的最高ESD电压值。4种模式下分别可以测得4个最高ESD电压，取最小值作为该引脚的最高ESD电压。

2 ESD 保护结构及其设计

2.1 ESD 保护结构原理

为避免集成电路受静电损害，电路中必须设计ESD保护结构。这些结构并非功能电路的一部分，而是为了避免集成电路中的工作电路模块成为ESD的放电通路而遭到损毁。ESD保护结构确保各引脚间的ESD通过低阻旁路安全引入电源，既能吸收电流，又能箝位电压，从而保护工作电路免受过载损害。因此，ESD保护电路必须具备卓越的工作稳定性，确保在静电放电事件发生时能够迅速且有效地响应。

2.2 ESD 保护电路的设计原理

随着超大规模集成电路工艺的发展，对ESD保护能力的要求越来越高，因此设计合适的ESD保护结构至关重要。各种ESD保护结构展现出不同的静电防护效能，因此在设计ESD防护电路时，应确保电路能够迅速构建一条从压焊点直通地面的低阻抗通道，以便有效且迅速地疏散压焊点累积的静电荷。同时，设计还需确保压焊点的电压水平始终低于被保护电路所能承受的击穿电压阈值，从而保护电路的安全[4]。

在电路正常运作时，设计应维持高阻抗与小电容的状态，以最大限度地减少因增设ESD保护电路而对I/O信号传输造成的延时影响，确保电路的正常工作性能不受显著干扰。同时，在设计ESD保护电路时，应全面提升所有引脚的ESD故障临界电压，以确保整个芯片在面对ESD冲击时，能够获得全方位的保护。

设计ESD保护电路时，首要任务是确保电路自身具备足够的抗ESD能力。在芯片正常工作期间，ESD 保护电路应处于非激活状态，以确保对I/O信号的传输不造成干扰，从而保障芯片内部数据流通的顺畅与高效。为了控制芯片成本，ESD保护电路面积应尽可能小，同时具有足够的ESD保护能力，因此，设计时需优化版图面积，巧妙利用芯片的空余面积。

在设计中，防止“闩锁效应”是一个重要的考虑因素。闩锁效应可能导致芯片内部电路发生不可逆转的损坏[5]。为避免这种情况，可以采取多种措施，例如将输出级的P管和N管分隔开一定距离，并在其间加入“保护环”，以阻止闩锁效应的发生，确保电路稳定。

在版图布线时，须对ESD通路的走线宽度和打孔数量进行合理规划。走线宽度足够大可以降低电阻，有利于ESD电流的顺畅流动。而打孔则能减少信号线间的阻抗，进一步提高ESD保护能力

此外，为防止ESD大电流通过时金属线因过热而干扰电路的正常运行，需确保工作电路的走线与ESD 保护结构的走线保持独立，避免“共线”情况的发生。即使两者服务于同一信号线，也应采取分线布局的策略。同时，在采用CMOS工艺设计ESD保护电路时，应秉持成本控制与效率提升的原则，力求减少不必要的工艺步骤与掩膜版数量。

3 全芯片ESD 保护结构

3.1 全芯片ESD 结构设计原则与优化策略

在本设计中，首要目标是确保电路在遭遇ESD事件时能够稳定、安全地工作。为此，设计策略主要集中在以下几个方面：

1） 线宽及电阻。当ESD事件发生时，大量电流会迅速通过VDD和VSS走线。如果走线电阻较大，根据欧姆定律，这将在走线上产生较大的电压降。电压降过大会导致芯片内部电路承受过高的电压，从而可能引发电路损坏或功能失效。电流通过电阻时会产生热量，根据焦耳定律Q=I²Rt，电阻R 越大，产生的热量Q 就越多。在ESD事件中，由于电流非常大且作用时间短，如果走线电阻大，将产生大量热量，可能引发芯片局部过热甚至烧毁[6]。为了降低ESD事件时可能产生的电压降和热量，应尽可能减小VDD和VSS走线的电阻。根据欧姆定律 R=U/I，在集成电路中，走线的电阻R与其长度L、横截面积A和材料的电阻率ρ有关，R=ρL/A。因此，当走线长度和材料电阻率固定时，增加走线的宽度可以显著减小其电阻。本设计在综合考虑制造工艺和设计规则限制的前提下，将VDD和VSS 走线设计得尽可能宽，增加走线宽度以减小电阻。

2） VDD-VSS间电压箝位结构。电压箝位结构是一种电路设计，旨在将两个节点之间的电压差限制在预定的安全范围内。在集成电路中，当遭遇ESD事件时，可通过添加ESD保护结构电路来实现。当电路遭遇ESD事件，VDD和VSS之间出现过电压时，ESD保护电路会导通，将电压箝位在安全水平，防止过高的电压损坏芯片内部的敏感电路[7]。在ESD事件中，大量的瞬态电流需要迅速从芯片内部导出，以避免对电路造成损害。因此，设计需要在VDD和VSS之间提供一个低阻抗的电流泄放通道。本设计通过优化电压箝位结构中的元件布局和尺寸来实现，以确保在ESD 事件发生时，电流能够迅速、有效地通过该通道泄放，从而减小电压波动和热量积累。为提升电路的ESD 防护能力，本设计采取在芯片的边缘布置多个VDD与VSS PAD（焊盘）。这些PAD不仅为芯片提供了更多的电源和地连接点，还增加了ESD电流的路径选择。当ESD事件发生时，电流可以通过多个PAD分散泄放，降低了单一路径上的电流密度和温度上升，从而提高芯片的抗ESD能力。

3） 内外部走线规则。在集成电路设计中，将外围保护结构的电源及走线与内部走线分开是一个重要的布局原则。因为ESD事件发生时，大量的瞬态电流需通过外围保护结构进行泄放，以避免对内部电路造成损害。如果外围保护结构的电源及走线与内部走线紧密交织或共用，那么ESD电流可能会通过内部走线传播，导致内部电路受到干扰或损害。本设计将外围保护结构的电源及走线与内部走线分开，可以有效地隔离ESD电流的传播路径，保护内部电路免受ESD 电流的侵害，同时还可以降低内部电路的噪声和串扰，提高电路的整体性能。为保证芯片的抗ESD能力，本设计将外围ESD保护结构均匀分布。在版图设计中，如果ESD保护结构存在局部集中，则当ESD事件发生时可能会成为电流集中的区域，导致局部过热、烧毁等问题。通过均匀设计外围ESD保护结构，可以确保ESD电流在芯片上均匀分布，降低局部电流密度和温度上升，以提高芯片的抗ESD能力，延长芯片寿命，增加可靠性。

4） 对电路特性的影响。在ESD保护结构发挥其防护功能的同时，也需留意其可能对电路其他特性造成的潜在影响，这些特性包括但不限于电路的运行速度、输入信号的完整性以及输出驱动能力等。保护结构可能会引入额外的电容和电感，导致信号在传输过程中发生衰减或变形。因此，本设计在设计时尽量减小保护结构对信号路径的影响，确保信号的完整性和准确性。保护结构可能会增加电路的寄生电容和电阻，从而影响电路的速度性能。本设计选择具有低寄生参数的保护元件，并优化保护结构的布局和尺寸。在输出端添加保护结构时，须确保保护结构不会削弱输出信号的驱动能力，本设计通过选择合适的保护元件和调整保护结构的尺寸来实现。

5） 阱与衬底。为更有效地实现VDD-VSS之间的电压箝位及ESD电流泄放，本设计在外围电路中尽量多地增设阱与衬底的接触点，且保持N+与P+之间的间距统一。同时在VDD与VSS的PAD周边精心布局了VDD-VSS 电压箝位保护结构，这不仅可以增强VDD-VSS模式下的ESD防护能力，同时也为I/O-I/O 模式提供了更为坚实的保护屏障，增强芯片的抗ESD 性能。

3.2 全芯片ESD 电路设计

ESD保护结构在实际芯片中有多种形式，目前比较常用的保护结构有：薄栅管保护、场管保护以及SCR保护等。这些ESD保护结构都是在芯片的每一个输入/输出端添加大尺寸的ESD保护结构用来泄放突发的ESD电压，以达到保护芯片内部电路的目的。但以上通常只能达到耐压为0～1999 V水平，不足以保证芯片不受ESD电压的损害。因此，要进一步提高芯片的抗ESD能力，必须采用其他的保护结构。本设计采用了一种全芯片ESD结构，可以提高芯片耐压，具有很高的稳定性，具体结构如图2所示。

这种防护机制融合了两种核心组成部分：ESD释放与保护架构，以及标准的二极管保护结构。其中，ESD释放与保护架构包括RC网络、两个逻辑控制晶体管（MP与MN） 以及专门用于ESD电流疏散的晶体管TESD[8]。

ESD对电路的主要损害源自PN结的反向击穿，这一过程不可逆，常导致电路发生漏电现象。当VDD 网络受到ESD冲击时，初始时刻Vx为零，由于电容的固有属性，其两端电压无法瞬间变化，这促使MP晶体管先行导通。随着ESD电压的逐渐上升，Vg端电压也相应增加。TESD晶体管被激活后，能够将ESD电流导入地，TESD晶体管内置的薄栅氧层起到了限制Vg电压过度升高的作用，预防了栅氧层因电压过高而损坏，确保了整体器件的安全[8]。在此过程中，RC网络通过充电提升Vx端的电压，限制Vg的上升幅度。RC 网络的充电时间需确保在ESD能量完全释放之前MN 晶体管能够保持开启状态，这一时间窗口通常设定为约200 ns。同时，TESD晶体管需具备承载大电流的能力，因此其设计需包含足够的宽长比以满足这一要求。

该全芯片ESD保护架构显著增强了电路的静电防护能力。随着半导体技术迈入深亚微米时代，为防止热载流子效应的不利影响，MOS器件的源漏端普遍采用了浅掺杂技术。在图2所示的TESD晶体管设计中，就融入了这种技术。当TESD晶体管导通以释放ESD电流时，大电流主要通过晶体管的表面流动，这种情况下，结深较浅的浅掺杂区域极易受损，进而限制了这种结构所能提供的防护能力。

如图3所示，展示了经过优化的全芯片ESD保护结构的版图设计，特别是针对ESD电流释放晶体管TESD的连接部分进行了改进，以提升整体性能。

优化后的设计中，TESD晶体管的栅极接地，Vg与TESD晶体管的衬底相连，其余组件的结构与参数则维持原状。这一创新之处在于巧妙地引入了寄生的横向NPN晶体管。当VDD网络遭遇ESD事件时，该设计能迅速响应，驱动Vg电压发生变化。由于电压的存在，电子在衬底中迁移形成电流，此电流流经衬底电阻后，可提升寄生NPN晶体管的基极电位，从而触发其导通。此时，ESD电流主要通过寄生NPN晶体管在衬底内流通，而非传统的MOS管表面，因此TESD 晶体管本身并未直接开启，而是利用其寄生的横向NPN晶体管来疏导ESD电流。这种安排有效避免了LDD结构因直接承受ESD电流而受损的风险，从而显著提升了该保护电路的ESD防护效能。

如图2所示，当电源引脚悬空而地引脚连接至低电平时，若缺乏全芯片的ESD保护电路，ESD电流可能会通过D1的寄生二极管发生反向击穿而泄放。然而，引入本结构后，ESD电压首先会通过D2向VDD网络充电，随后这些电荷将经过本保护结构电路安全地导入地。这种新颖的ESD泄放路径有效防止了D1寄生二极管发生反向击穿。这种思路同样适用于分析ND模式下的ESD防护机制，通过引导ESD电流沿预定路径流动，以保护关键电路元件免受损害。

在图3中，虚线框区域展示了经过改良的全芯片ESD保护结构的版图布局，清晰标注了逻辑控制晶体管MP、MN、RC 网络以及核心元件——薄栅晶体管TESD的具体位置。此设计中，电容与其下方的阱电阻共同构成了高效的ESD探测机制。从图中可以直观感受到，该保护结构所占用的芯片面积仅略大于单个压焊点的面积，即实现高效防护的同时，对芯片面积的占用成本极低。

4 仿真及结论

4.1 版图设计仿真

本设计利用华大九天Aether软件实现仿真。图4 为单元ESD保护结构TESD逻辑电路图，图5为单元ESD保护结构TESD版图。在该保护电路中，为保护芯片防止被外部超大电流击穿，电路尽量保证线网充分连接，尽量使用顶层金属，同时将保护环设计得尽可能厚，并且使用N 型和P 型组合成的双环或多环结构。

4.2 版图设计验证与结论

Aether软件可以实现电路功能的验证。图6展示了单元TESD的版图验证，图7为LVS验证，软件上提示验证通过。通过模拟和实验验证，该结构在不同ESD条件下性能稳定可靠，并能够满足相关标准和规范的要求。电路也成功通过人体模型工业测试标准HBM MIL-STD-883F 3.15.7测试，ESD耐压值可达到4 500 V以上。

该ESD保护结构能够有效地识别和响应ESD事件，通过提供低阻抗的电流泄放路径，将静电电荷迅速导入地，防止其对芯片内部电路造成损害，并具有足够的电流处理能力。

该ESD保护结构应与芯片内部电路充分隔离，以防止ESD事件对内部电路产生干扰或损害。保护结构的引入没有降低芯片的速度、功耗或其他关键性能指标，实现了ESD保护性能和芯片整体性能之间的平衡。

综上所述，该芯片ESD保护结构具有高效的静电放电泄放能力、良好的隔离性能，且对芯片整体性能影响小。同时，该结构已经过严格的测试与验证，能够确保芯片在静电事件下的可靠性和稳定性，具有一定的应用价值。