基于DCS工业应用场景的以太网Link Down机制的研究

金东灿，杨振国，周位强，杜显彬

（中控技术股份有限公司，浙江杭州 310053）

智能，是工业4.0 的内涵核心，中国正从工业3.0向4.0 时代迈进，工业生产及管理数字化趋势日益明显，以太网作为当前主流的通信技术在工业领域的应用逐渐普及。由于工业环境的复杂性，以太网的可靠性要求也随之提高，因此对于以太网的浪涌防护设计及测试尤为关键。

以太网信号可分为电信号和光信号两类，分别对应RJ45 网口和光模块接口这两类常见的接口形式，光口不需要进行浪涌抗扰度实验，该文主要针对以太网的RJ45 网口应用进行说明。

经过对市面上部分型号的控制器RJ45 网口进行浪涌抗扰度试验，在500 V、1 000 V、2 000 V 开路试验电压下，都有较大几率出现Link Down 故障导致通信异常，发生趋势跳变。该文根据这一现象进行分析和实验，利用自制的干扰发生器对网口信号施加干扰，验证了瞬时信号干扰导致Link Down 故障的猜想。干扰发生器还可用于评估各厂商的PHY 芯片对信号畸变的最大耐受时间，为DCS 工业应用场景下的PHY 芯片选型提供依据，提高了产品的可靠性。

1 研究对象介绍及理论分析

1.1 测试标准及接口设计

文中的浪涌试验是按照国标GB_T 17626.5-2019《电磁兼容试验和测量技术浪涌（冲击）抗扰度试验》进行测试的。由于受试设备的端口类型为非户外对称通信线端口，选用1.2/50 μs 组合波发生器进行测试。

其中，浪涌（冲击）为沿线路或电路传播的电流、电压或功率的瞬态波，其特征是先快速上升后缓慢下降。开路电压波形如图1 所示[1]。

图1 浪涌发生器开路电压波形

由开路电压波形可知，浪涌波形的波头较陡，所包含的频带较宽，集中了丰富的高次谐波，波尾较长，浪涌的主要能量集中在较低频段。因此浪涌信号的防护设计不仅要注意隔离耐压，而且要注意滤波设计。RJ45 网口的以太网信号电缆是平衡双绞线，感应的雷击过电压以共模干扰为主，以太网防护接口电路的设计如图2 所示。

图2 以太网防护接口电路

图2 中，U1 为以太网PHY 芯片，U2 为网络变压器，R1、R2、R3、R4为差模匹配电阻，通过中间电容接地，提供共模阻抗匹配，同时也具有共模滤波效果，使得外部共模干扰信号不会进入到变压器后级。变压器的次级中心抽头通过电容C1接地，滤除电路内部产生和外部引入的共模干扰。网络变压器本身具有低频隔离、滤波的作用，中心抽头配合电阻R5、R6和电容C5组成Bob Smith 电路，以达到差模、共模阻抗匹配的作用。该电路可以提供10 dB 的EMI 衰减，同时RJ45 网口中未用的引脚通过电阻R7、R8与电容C5组成阻抗匹配网络，降低辐射发射[2]。

网络变压器前级的中心抽头接地电容对EMC性能有影响，调整容值可以使EMC 性能最优。

1.2 百兆以太网Link Down机制解析

根据协议ANSI-X3.263-1995 对百兆以太网PHY 芯片PMD 层数据信号质量的描述，PHY 芯片通过接收端对差分输入信号的信号质量进行检测。如图3 所示，当接收端差分输入信号的时序或电平峰峰值出现变化时，PHY 芯片通过接收端信号质量标志位Signal_Detect 控制网口的Link 状态[3]。当接收端差分输入信号电平峰峰值小于协议定义的无效峰峰值阈值VSDD 一定时间TANS_MAX，Signal_Detect 将会触发PHY 芯片Link Down 机制（VSDD=200 mV，TANS_MAX＜350 μs）。反之，接收端差分信号电平峰峰值大于协议定义的有效峰峰值阈值VSDA 并保持一定时间TAS_MAX，Signal_Detect 将会触发PHY 芯片Link Up 机制（VSDA=1 000 mV，TAS_MAX＞1 000 μs）。

图3 Signal_Detect阈值及时序

根据以太网协议802.3-2012_Section2 第25 章节的协议规定，对于百兆以太网RX 端一定时间TANS_MAX内检测不到信号时会断开连接（TANS_MAX＜350 μs）[4]。

各厂商的以太网PHY 芯片接收端信号畸变最大耐受时间TANS_MAX未知，从协议中可知，PHY 芯片只要满足TANS_MAX＜350 μs即符合标准。在浪涌测试中，当接收端信号畸变时间TD＞TANS_MAX时，网口必然发生Link Down。

2 测试与验证

为考察浪涌信号对以太网PHY 芯片Link 状态的影响，该文通过实测确定浪涌对芯片接收信号的最大干扰时间TD_MAX。根据该时间模拟浪涌干扰，对PHY 芯片接收端进行测试。通过模拟干扰和浪涌测试结果对比分析，验证了浪涌试验下PHY 芯片的差分输入信号畸变时间大于厂商设置的耐受时间导致网口Link Down 故障的猜想，为DCS 工业应用场景下的PHY 芯片选型提供依据。

2.1 浪涌信号测试

对基于PHY 芯片A 设计的网口施加三级浪涌干扰，A 是Microchip 公司推出的单路支持10Base-T/100Base-TX 以太网PHY 芯片，变压器前级浪涌开路电压波形如图4 所示，图中可以看出三级浪涌的峰值约为2 000 V，浪涌的最长干扰时间约为150 μs。

图4 网络变压器前级的浪涌信号

组合波发生器的电路原理图如图5 所示。

图5 组合波发生器的电路原理图

浪涌半峰时间由CS与RS决定，半峰值时间T2=0.69τ(τ=RSCS)[5]，测试探头为美国泰克P5100A 型高压探头，该探头的负载参数RT为40 MΩ/1.5 pF，RS为探头的负载阻抗RT和发生器的对地阻抗RF并联。

与雷击浪涌发生器原厂确认发生器的对地阻抗，且测量点为耦合网络后端，测量值偏小为正常现象。

对变压器后级的RX+信号进行测试，对比网口发生Link Down 的图6 和保持Link Up 状态的图7 可知，浪涌冲击主要干扰了变压器后级，PHY 芯片接收信号发生畸变，导致网口发生Link Down。

图6 变压器后级的RX+信号（发生Link Down）

图7 变压器后级的RX+信号（保持Link Up）

综上所述，证明浪涌干扰导致PHY 芯片接收信号发生畸变，浪涌最大干扰持续时间TD_max≈150 μs。说明在DCS 工业应用场景下，PHY 芯片对接收端信号畸变设置的最大耐受时间TANS_MAX＞150 μs 是产品应用的基本要求。

2.2 模拟干扰测试

该文依据浪涌测试得出的浪涌最大干扰时间TD_max自制了干扰发生器，对各厂商的PHY 芯片进行模拟干扰测试，用以验证猜想的正确性和模拟干扰测试的合理性。试验测试平台原理示意图如图8所示。

图8 试验测试平台原理示意图

将交换机网口速率设置为强制百兆，线序识别配置为MDIX 模式，此时，网口模式为100Base-TX，其中，RJ45 网口线序的3、6 对应交换机的发送端，1、2 对应交换机的接收端。通过干扰发生器产生脉宽可设的低脉冲，使得交换机的差分发送信号被拉低，模拟浪涌干扰待测芯片接收端造成的信号畸变，以此判断待测PHY 芯片可以耐受的最大信号畸变时间，为网口浪涌的防护和PHY 芯片选型提供依据。

根据变压器前级浪涌信号的测试结果TD_max≈150 μs，将干扰脉冲的低电平宽度设置为150 us。当交换机发送端被拉低150 μs 时，PHY 芯片A 自行断开连接，网口发生Link Down，如图9 所示，后续通过FLP 链路脉冲重新连接。

图9 对PHY芯片A接收端施加150 μs干扰

实际浪涌测试中PHY 芯片A 无法通过测试，与模拟干扰测试结果相同。

为确定PHY 芯片A 设置的接收端信号畸变耐受时间TANS_MAX，将干扰发生器输出的干扰信号缩短至3 μs，PHY 芯片A 停止发送，自行断开连接。与协议中给出的Link Down 机制相符，可以确定该芯片TANS_MAX≤3 μs。

PHY 芯片B 是Davicom 公司推出的单路支持10Base-T/100Base-TX 的以太网PHY 芯片。在拉低PHY 芯片B 的接收信号150 μs 之后，如图10 所示，芯片发送侧保持发送，没有发生Link Down。可以判断该芯片TANS_MAX＞150 μs，基于芯片B 设计的网口可以通过浪涌测试。实际浪涌测试中该芯片对应的网口测试结果为3 A，与模拟干扰测试结果一致。

图10 对PHY芯片B接收端施加150 μs干扰

3 试验验证

通过干扰发生器对Microchip 的PHY 芯片A，Davicom 的PHY 芯片B，TI 的PHY 芯片C 以及裕太车通的PHY 芯片D 接收端施加150 μs 的干扰信号，再进行模拟干扰测试，并与实际浪涌测试结果进行对比。测试结果如表1 所示。

表1 PHY芯片测试结果

由表1 可知，干扰测试和浪涌试验结果一致。证明了浪涌试验下差分输入信号畸变时间大于厂商设置的耐受时间，验证了网口Link Down 猜想的正确性，以及干扰发生器验证方法的可靠性。同时证实各厂商对PHY 芯片接收端信号畸变设置的最大耐受时间TANS_MAX不同，导致在浪涌试验中网口表现也不同。根据实测PHY 芯片A 的TANS_MAX≤3 μs，适用于网口状态实时性较高的应用场景。反观DCS 工业应用场景，在浪涌测试中需要网口保持连接，确保趋势连续，因此百兆以太网PHY 芯片选型TANS_MAX＞150 μs是产品的基本要求。

4 结束语

该文介绍了百兆以太网RJ45 网口进行浪涌试验对PHY 芯片的影响，并通过解读协议对百兆以太网的Link Down 机制进行分析，提出了浪涌试验下PHY 芯片的差分输入信号畸变时间大于厂商设置的耐受时间导致网口Link Down 的猜想。根据对各厂商的PHY 芯片进行浪涌测试和模拟干扰测试，结果证明了猜想的正确性和模拟干扰测试方法的可靠性，并明确了TANS_MAX＞150 μs 的指标，为符合DCS 工业应用场景下PHY 芯片选型提供依据。

该文介绍的百兆以太网PHY 芯片Link Down 机制验证方法已在浙江中控技术股份有限公司的实际产品开发过程中得到验证和应用，满足DCS 控制器对浪涌抗扰能力的高可靠性需求。