一种全数字化32APSK 高速解调器实现方案

刘洋

（中国西南电子技术研究所，四川成都 610036）

随着空间载荷的不断增加，传统的低速率卫星通信系统已无法满足日益猛增的高速数据传输需求。系统信息传输速率的提升通常有两种途径：一种是增加系统可用带宽，另一种是提高系统频谱利用率[1]。随着空间频谱资源越发紧缺，通过提高调制阶数来提升系统频谱利用率已成为无线通信系统常采用的一种解决手段[2]。相比于相同阶数的QAM 高阶调制体制，APSK 调制体制具有更低的系统峰均比，具有更大的动态范围，在无线通信系统中得到了广泛应用[3]。

高速解调器研制方面，国防科大约2006 年完成了300 Mbps 高速数据传输系统的研制。清华大学与中电科十所也相继研制了信息速率高达600 Mb/s，兼容BPSK、QPSK、SQPSK、8PSK 等调制体制的高速解调器。中电科十所于2016 年研制了传输速率高达2 Gbps 的高速解调器[4-5]，支持BPSK、QPSK、8PSK、16QAM、16APSK 等多种调制体制，解调损失不超过2 dB。

随着系统传输容量的不断增加和调制阶数的不断提高，现有高速解调器已无法支撑32APSK 等高阶调制体制的高速信号进行解调。因此，该文提出了一种速率高达3 Gbps 的32APSK 高速解调器解决方案，并搭建硬件验证平台进行了算法验证和解调性能测试。

1 32APSK高速解调器总体设计

按照系统采样信号接口频率来分，高速解调器可以分为基带采样和中频采样两类。基带采样方案在模拟域完成混频，在基带完成I、Q 两路基带信号的AD 采样。基带采样方案的优点是降低了对ADC转换速率的要求，较易实现，但是该方案易受模拟器件不一致性的影响，导致基带信号I/Q 不平衡，从而严重恶化系统性能[6-7]。

另一种常用的解调器设计方案为中频采样，即全数字化方案，该方案直接对中频信号进行宽带高速采样，采样后的数字信号直接送至FPGA 进行数字信号处理，这种全数字化的处理方案将采样尽量靠近射频前端，避免了基带采样方案中模拟下变频带来的I/Q 不平衡性问题，具有更高的灵活性。

综上，该方案采用全数字化解调方案，其实现框图如图1 所示。中频输入信号经过带通滤波器和模拟AGC 后送入高速ADC 进行AD 变换，AD 变换后的数字信号送入后端FPGA 芯片与本地数字NCO 产生的本地载波进行数字下变频，得到两路零中频I/Q 基带信号；下变频后的信号送入符号同步模块进行符号同步，获取符号的最佳采样点，将获得最佳采样点后的位同步信号送入载波恢复环路进行载波同步，完成符号同步与载波同步后的信号送入均衡模块，消除宽带信号码间串扰对系统性能的影响，完成信道译码，最后输出。

图1 32APSK高速解调器实现框图

整个解调系统中，符号同步与载波同步的性能优劣将直接影响整个接收系统的解调性能，因此下文将针对32APSK 调制体制，着重对系统中符号同步与载波同步进行详细论证，并提出一种基于32APSK星座映射的载波同步方案。

2 符号同步环路设计

符号同步是整个解调器的核心部分，根据AD 采样钟为定采样钟还是变采样钟，可将符号同步分为变采样与定采样两种方案。由于定采样方案设计灵活性更高，对高速ADC 的设计要求也更低，因此，该系统选用定采样方案实现符号同步[8]。

符号同步环路结构图如图2 所示，方案模拟中频输入信号送入高速ADC 采样模块进行高精度固定时钟采样，采样后的数字信号经过内插滤波器便可以得到最佳采样点的I/Q 信号。同时，将内插滤波器输出信号送入定时误差估计模块进行定时误差计算，估计出的定时误差经环路滤波器滤波后送入定时控制器，由定时控制器产生的内插位置信息调整信号的内插位置，以完成位同步操作，通过反馈环路的跟踪迭代，便可以得到稳定的定时同步环路。

图2 符号同步环路结构图

在该方案中，采用传统的Gardner 定时误差估计算法进行位同步误差信息提取[9-10]，算法采样示意图如图3 所示。该算法在进行定时误差信息提取时只需要利用当前符号的两个采样点与前一个符号的第二个采样点，便可完成位同步定时误差的估计。

如果符号的两个样点刚好处于最佳采样时刻，此时Gardner 定时误差为0，环路维持前一状态，如图3(a)所示；如果符号的两个样点时刻超前，那么Gardner 定时误差计算结果为负，则应滞后采样时间间隔，如图3(b)所示；如果符号的两 个样点时刻滞后，那么Gardner 定时误差计算结果为正，则应使采样时间超前，如图3(c)所示。

3 载波同步环路设计

在数字通信系统中，受收发两端本振信号不一致性以及收发两端多普勒频移等因素的影响，接收端信号与发射端信号不可避免地会产生频率偏差和相位偏差[11-12]，相偏和频偏的存在会造成信号的相位误差或相位抖动，在星座图上显示为接收信号呈弧形拖尾状或圆环形状，这将严重影响信号判决，导致系统误码率上升，降低系统的传输性能。所以，在接收端进行高精度载波同步是必不可少的一个处理环节[13]。

3.1 QPSK四相松尾环

针对QPSK 调制体制，四相松尾环是一种性能较好且易于实现的一种载波恢复算法[14]。四相松尾环信号处理流程如下：输入信号经过数字下变频、符号同步后，输出I、Q 两路基带信号，载波鉴相处理模块由加法器、判决电路、模二加电路等组成。载波鉴相处理模块得到载波环路误差信号e(t)后，e(t)通过环路滤波进一步滤除干扰，以控制压控振荡器的相位变化，从而达到QPSK 载波跟踪的目的。

在四相松尾环中，载波环路误差信号可表示为：

其中，I(t)、Q(t)分别为基带信号。

3.2 32APSK载波同步设计

在上述针对QPSK 设计的四相松尾环中，其推导结果建立在|I(t)|=|Q(t)|前提条件下，即星座点位于星座图的45°相位上。事实上，只要满足|I(t)|=|Q(t)|这一要求，四相松尾环的推导结果均成立。

根据32APSK 星座映射特点，32APSK 一共有32个星座点，在星座图中分3 圈进行分布排列，其中，内圈4 个点，中圈12 个点，外圈16 个点。当星座点位于对称相位线上时（如图4 黑色实心星座点所示），I、Q 两路幅值绝对值相等，此时采样点满足四相松尾环的推导条件|I(t)|=|Q(t)|，便可由四相松尾环得到其载波相位误差；当星座点位于非对称相位线时（如图4 白色空心星座点所示），I、Q 两路幅值绝对值不等，此时采样点不满足四相松尾环的推导条件|I(t)|=|Q(t)|，无法由四相松尾环得到其相位误差，在相位误差计算时应该弃除。利用该思路，便可得到适用于32APSK 的四相松尾环载波同步算法。算法先引入量化判决模块，筛选出32APSK 星座图中对称相位线上的点，再利用筛选出的星座图对称相位点上的元素，通过四相松尾环进行载波恢复。

图4 32APSK星座图

适用于32APSK 的四相松尾环结构如图5 所示，方案引入了量化比较模块，对位同步后的信号进行量化，并求取I/Q 信号的绝对值。当信号星座点位于对角线上时，表明I、Q 两路信号的量化幅值相等，将该信号送入后端的四相松尾环载波同步模块进行载波鉴相与环路跟踪；当I、Q 两路信号量化幅值不相等时，不利用四相松尾环对载波进行鉴相估计，此时采用跟踪模式，使得下一时刻的NCO输出保持前面的跟踪状态不变。这样，便完成了适用于32APSK的载波同步算法设计。

图5 适用于32APSK的四相松尾环结构图

4 硬件平台实现与实验验证

为了对方案提出的32APSK 高速解调算法进行测试验证，搭建了基于大规模FPGA+DSP 的可编程硬件平台[15-16]。该实验平台通过灵活的FPGA 与DSP进行配置，可支持多种解调与编译码模式，支持帧同步格式化处理，扩展能力强，可支持50 Mbps～3 Gbps的32APSK 超高速数据通信。硬件平台支持动态加载功能，通过动态加载FPGA 逻辑电路实现模块重构，使设备能根据功能需求进行配置，完成高速解调器的接收解调、均衡及译码输出功能。

实验验证系统由任意波形发生器、噪声源、高速解调器原理样机和频谱仪组成。实验验证系统使用Tektronix（泰克）公司的AWG70002A 作为调制信号源，产生仿真所需的各类调制信号，噪声源用于产生系统噪声。高速解调器对信号进行高速采样、下变频、匹配滤波、同步、均衡、信道译码等处理，并进行误码率检测。频谱分析仪用来标定解调信号的信噪比及频谱分析。

图6 所示为该方案符号同步后、载波同步前的信号星座图，采用方案中的符号同步算法可以完成高精度的符号同步；图7所示为采用该方案提出的32APSK载波同步算法进行载波跟踪后的载波同步信号星座图，由图中可以看出，采用该方案提出的载波同步方案可以很好地完成32APSK 调制信号的载波同步跟踪；图8 所示为均衡后信号的星座图，宽带均衡算法很好地消除了宽带信号码间串扰对系统带来的影响；图9为实验平台解调的32APSK 误码率曲线与理论误码率曲线的对比图，经过性能测试，整个系统的解调性能损耗在2 dB以内，完全满足实际工程要求。

图6 32APSK位同步后星座图

图7 32APSK载波同步后星座图

图8 32APSK均衡后星座图

图9 32APSK误码率曲线

5 结论

随着军事/民用卫星通信需求的不断增长，对信息传输速率的要求越来越高。现有的卫星高速解调器仅支持QPSK、8PSK、16QAM、16APSK 等低阶调制体制，传输速率最高2 Gbps，已无法满足我国高分辨率遥感卫星超高速数据的传输需求。因此，该文提出了一种基于32APSK高阶调制的3 Gbps高速解调器实现方案。针对32APSK调制体制，对符号同步、载波同步等关键技术进行了详细分析，提出一种适用于32APSK的高速解调器总体架构与载波/位同步解决方案。

同时，基于大规模FPGA+DSP 的可编程平台，对整个解调器进行了算法验证和解调性能测试，实验结果表明，采用该方案设计实现的高速解调器可以实现3 Gbps 的32APSK 高速信号解调，解调损失小于2 dB，满足实际工程需要。系统灵活性高、可扩展性强，可支持50 Mbps～3 Gbps 的超高速数据传输，同时支持BPSK、QPSK、8PSK、16QAM、16APSK 等多种调制体制扩展，具有很高的应用价值。