4H-SiC功率MOSFET可靠性研究进展*

白志强，张玉明，汤晓燕，沈应喆，徐会源

（西安电子科技大学微电子学院，西安 710071）

1 引言

由于硅（Silicon，Si）材料特性的固有局限性，目前硅基功率器件在高温、大功率应用领域已接近理论极限。碳化硅（Silicon Carbide，SiC）功率器件相较于Si功率器件具有更大的禁带宽度、更高的击穿电场强度和更低的相对介电常数[1]，将在航空设备、汽车电子、可再生能源和电力牵引等电力电子系统中逐步取代Si基器件。SiC金属-氧化物半导体（Metal-Oxide-Semiconductor，MOS）结构器件作为电子电力系统中一类重要的功率控制器件，包括SiC金属-氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）与SiC绝缘栅双极型晶体管（Insulated Gate Bipolar Transistor，IGBT），都具有很好的发展前景。在电力电子系统应用中，Si IGBT的开关频率通常限制在20 kHz。但SiC MOSFET的开关频率可以达到100 kHz，并且可以实现更高的功率密度[2]。此外，SiC MOSFET可以工作在300℃的高温下，几乎是Si IGBT所能承受温度的2倍。高压环境工作时SiC MOSFET的泄漏电流比Si IGBT低2个数量级。在耐压300~4500 V范围内的功率开关器件方面，SiC MOSFET完全有可能取代Si IGBT器件，显著提高系统的整体效率以及开关频率[3]。

SiC MOSFET器件仍存在2个方面的问题：1）由于SiC/SiO2界面附近存在大量界面陷阱，导致器件长期工作中会出现阈值漂移等问题，有文献报道对商用1200 V 4H-SiC MOSFET器件施加+20 V栅应力50 h后阈值电压正向漂移0.5 V，而施加-10 V栅应力50 h后阈值电压负向漂移0.2 V[4]；2）由于SiC MOSFET器件具有高频高功率的应用需求，器件在一些极端情况下存在动态可靠性的问题，例如非钳位感性开关、短路、浪涌等典型场景，因此针对这些可靠性问题的研究具有一定的现实意义以及学术价值。本文就SiC MOSFET器件在长期工作中存在的可靠性问题展开综述，阐述了典型的静态和动态可靠性问题的形成机制和现阶段在改善可靠性方面的研究成果与进展。

2 器件长期工作的可靠性

SiC/SiO2界面附近存在的多种陷阱（界面陷阱、近界面陷阱和氧化层陷阱）是影响器件长期可靠工作的主要原因。近些年，大批学者对降低界面陷阱的制备工艺和器件长期可靠性表征等展开了研究。

2.1 器件长期可靠性的表征方法研究

4H-SiC MOSFET的阈值电压漂移问题主要是由氧化层陷阱在栅偏应力作用下捕获电荷所造成的，因此对界面附近的氧化层陷阱的表征尤为重要。以N型SiC MOS电容为例，通常采用时间相关的电压应力测试（Time Dependent Bias Stress，TDBS）结合电容-电压（C-V）扫描对氧化层陷阱密度和平带电压（Vfb）的漂移量进行表征。在栅极施加一段时间的应力，测试应力前后样品的C-V特性，得到器件的平带电压漂移量（ΔVfb）。应力时间通常从0 s至100 h不等。通过比较氧化层陷阱捕获电荷前后的ΔVfb，可以得到氧化层陷阱数量（Not）：

其中q为电子电荷，Cox为氧化层电容，S为器件电极面积。

SiC MOSFET器件的阈值稳定性表征主要通过栅偏应力测试来实现。测试中首先施加一定时间的正偏压，电子隧穿进入氧化层中和带正电的陷阱，阈值电压（VTH）正向漂移；然后施加一定时间的负偏压，电子会隧穿出氧化层，留下带正电的氧化层陷阱，VTH负向漂移。重复该过程，不断增加应力时长，可以评估随应力时间变化的阈值电压漂移量（ΔVTH）。2015年美国陆军研究实验室报道一氧化氮（Nitric Oxide，NO）退火产生的空穴陷阱会导致VTH负向漂移，在150℃、-15 V偏置100 h，VTH负向漂移接近-2 V[5]。通常ΔVTH与时间的对数成线性关系。高温情况下更多氧化层中的陷阱被激活参与到电荷俘获过程中，ΔVTH将增加。

高温反偏（High Temperature Reverse Bias，HTRB）和高温栅偏（High Temperature Gate Bias，HTGB）测试是对SiC MOSFET进行可靠性评估的常规测试。在极限工作温度环境中，施加稍低于器件阻断电压的反向偏压，应力时间包括168 h、500 h、1000 h等。试验过程中，通过监测器件反向漏电水平判断器件失效与否。试验之后，通过检测器件特性的退化来评估器件的可靠性。YANG等人在150℃环境中对商用SiC MOSFET器件施加960 V（80%的击穿电压）的漏极反向电压1000 h，结果显示器件的漏电流会随着应力时间的增加出现不同程度的上升，这可以从长期反向偏置的体二极管的特性退化来解释[6]。

HTGB是一项评估MOSFET器件在高温及高栅极电场环境下耐受能力的可靠性试验。试验通过把样品暴露在高温环境中，栅极施加高电场，观察器件性能在高温栅偏下的退化规律。YANG等人以商用1.2 kV SiC MOSFET作为测试样品，在150℃环境中对3组样品分别施加大小为20 V、-5 V、-10 V的栅偏应力1000 h，结果显示正向应力下VTH正向漂移，负向应力下VTH负向漂移，这主要归因于氧化物陷阱对电荷的俘获与释放。同时ΔVTH严重依赖于偏置应力条件，包括偏置极性和大小[6]。

目前国标半导体分立器件测试方法主要面向Si基器件，部分试验条件并不适用于SiC MOS结构器件评估其阈值稳定性。由于不同栅介质工艺对界面处陷阱的分布和数量影响不同，而处于不同能级位置和界面距离的陷阱电荷的响应速度又相差很大，不同响应时长的电荷陷阱必然对VTH产生不同程度的影响。能跟得上测试信号的陷阱就会导致VTH在测试过程中发生漂移，从而导致VTH出现偏差。栅偏应力后的测试速度越快，则能观察到更多与体内交换电荷的氧化层陷阱；而测试速度过慢会使每个栅偏应力下的结果受到前一个偏置电压的影响。另外，测试温度、应力时长、测试电压扫描方向及速率等都会对结果产生严重影响。因此，SiC MOSFET器件的可靠性测试结果往往严重依赖于测试条件。加之目前没有一套被业界公认的SiC MOSFET器件可靠性测试方法，所以基于不同的测试条件，结果存在不小的差异。

2.2 栅介质制备工艺对长期可靠性的影响

针对SiC MOSFET存在的阈值漂移等可靠性问题，减少4H-SiC/SiO2界面附近的陷阱密度是关键。大批学者对栅介质氧化工艺展开优化研究。2014年，英国华威大学的研究者采用1500℃的热氧化工艺制备了横向MOSFET器件[7]，获得了较好的场效应沟道迁移率，但由于氧化工艺温度过高，氧化速率过快，导致栅氧厚度不易控制，造成器件的VTH一致性较差。西安电子科技大学贾一凡等人研究了不同氧化温度对4H-SiC MOS电容界面特性的影响[8]。采用1200℃、1300℃和1350℃3种温度的干氧氧化工艺生长SiO2介质层，并在1175℃的温度下对样品进行NO退火2 h。结果表明导带底附近（EC-E）处的界面态密度（Dit）和过渡层中的近界面陷阱密度都会随干氧氧化温度的升高而降低（见图1和表1）。利用电导法提取的1350℃氧化制备的样品其导带底0.2 eV处的界面态密度仅为3×1011cm-2·eV-1。同时栅氧中有效固定电荷密度都随热氧化温度的升高呈现线性减少的趋势。原子力显微镜观察结果显示提高氧化温度能够减少氧化层中“氧化空洞”缺陷数量。XPS结果显示随着氧化温度的升高，界面处过渡层中的低值氧化物含量明显降低了，因此界面附近的陷阱密度随之减少。

表1 近界面陷阱密度随热氧化温度的变化关系[8]

图1 不同热氧化温度制备的MOS电容的界面态密度曲线[8]

部分学者对氧化后的退火工艺也进行了研究。OKAMOTO等人在栅介质氧化生长后使用POCl3在1000℃下进行退火，将MOSFET器件的沟道迁移率提高至89 cm2·V-1·s-1[9]，然而，磷（P）钝化引入的P2O5会将二氧化硅层转化成磷硅玻璃，会严重恶化MOSFET器件的阈值稳定性，抵消其带来的低界面态和高迁移率的好处，因而该工艺方案并未得到推广。大连理工大学王德君等人提出采用氮氢等离子进行界面钝化，界面态密度降低到1011~1012cm-2·eV-1[10]。氮和氢仅集中在SiC/SiO2界面处，氮在钝化近界面陷阱方面比较有效，而氢在钝化深层的界面陷阱方面更有效。美国陆军研究实验室与Cree公司研究发现在SiC/SiO2界面上生长一层薄的碱土金属钡层可以提升器件场效应迁移率至80 cm2·V-1·s-1以上[11]，同时器件表现出了较好的阈值稳定性，正向ΔVTH为+0.8 V，而负向ΔVTH仅有-0.2 V（±2 MV/cm、175℃、15 min），但由于其栅介质工艺复杂，难于控制，并未得到推广。

目前业界通用的钝化方法是NO退火处理[12]，该方法能够有效降低界面态密度，提高MOSFET器件的沟道迁移率接近40 cm2·V-1·s-1。西安电子科技大学在1175℃条件下分别在NO和氩气（Ar）环境中退火2 h制备了N型4H-SiC MOS电容样品，研究了NO退火对MOS结构器件可靠性的影响。结果显示采用NO退火样品在导带底附近的界面态密度比Ar退火样品低1~2个数量级，NO退火样品氧化层中的电子陷阱密度只有Ar退火样品的60%左右[13]，这表明NO退火能够提高4H-SiC功率MOSFET器件的沟道迁移率和VTH的正向稳定性。由于NO退火引入的氮（N）元素与Si悬挂键结合形成稳定的Si≡N键，从而有效减少了导带底附近的界面态密度。YOSHIOKA等人对温度在1150~1350℃的NO退火工艺钝化效果进行了评估，发现在1250℃下NO退火的SiO2/SiC界面表现出最低的界面态密度。由于具有类似于施主性质的快界面态密度会随NO退火温度的升高而增大，这种快界面态的增长会抵消慢界面态密度的减小，导致当NO退火温度高于1250℃后界面态密度无法继续下降，并且进一步提高退火温度会使N扩散到SiC和SiO2中[14]。

然而研究表明过度的NO退火会在SiC/SiO2界面附近引入额外的空穴陷阱[15]，严重影响器件的负向阈值稳定性。西安电子科技大学贾一凡等人就不同NO退火温度和时长对界面附近电子陷阱和空穴陷阱的影响展开了研究[16-17]。结果显示将NO退火温度从1150℃增加至1250℃，退火时间从30min增加至90min能够有效降低界面附近的电子陷阱密度，但会导致近界面空穴陷阱的增加，尤其是1250℃、90 min的情况。过度的氮钝化在P型SiC MOS电容中产生了一种深能级界面陷阱，能级位于4H-SiC价带顶附近，其数量与氮钝化在界面处引入的氮元素含量呈现出正相关性[16]。时间相关的电压应力测试结果如图2所示，随着NO退火时间的增加，正向漂移减少的同时负向漂移在增加。这表明NO退火能提升器件VTH的正向稳定性，但会明显恶化其负向稳定性。并且高温下更多的空穴陷阱会被激活并俘获空穴，因此高温下VTH负向不稳定性将表现得更为明显。此外，氮钝化程度会对栅介质可靠性产生显著影响。增加NO退火时长会恶化NMOS样品的栅漏电特性，而PMOS样品的栅漏电特性则会改善。这会减少器件正常工作时的正向栅偏置范围，扩大器件关态时的负向栅偏置范围[17]。因此，氮退火工艺参数的选择需要从沟道迁移率、VTH正向漂移的改善与负向漂移的恶化这两方面进行折中，同时还需考虑其对器件正向和负向栅偏置范围的影响。

图2 不同NO退火时长的MOS电容在室温和高温电压应力后的平带电压漂移量比较[17]

2.3 器件长期可靠性机理研究

SiC MOSFET的栅氧化层的可靠性一直是制约SiC功率MOSFET发展的主要问题。恒压时变介质击穿（Time Dependent Dielectric Breakdown，TDDB）测量通常用于检查SiC MOSFET器件的氧化物寿命。YEN等人提供的证据表明局部氧化层变薄或者局部电场增强是导致器件在TDDB测试早期失效的一个重要原因[18]。栅氧化层局部变薄或电场增强的可能原因包括深微坑、层错、掺杂不均匀性、台阶束、蚀刻导致非平面表面等，所以对抗外部失效的有效方法之一是提高晶圆清洁度。CHBILI等人使用“幸运缺陷”模型对SiC MOSFET进行了早期失效的模拟[19]。假设幸运缺陷在最接近界面处有最高浓度的指数分布，通过分别对全部器件（DUTs）、选择400个器件（类比于封装级的高温工作寿命鉴定测试）和随机选择50个器件（类比晶圆级TDDB测试）3种模式进行测试，得到的结果如图3所示，图中F表示威布尔分布函数，TBD为失效时间。从图3(a)可以看到，尾部为10.95%与实验测试结果7.5%相近。这是因为碳相关物质是热生长的副产品，在生长初期SiO2足够薄，碳相关产物很容易逃逸。随着氧化层变厚，碳相关产物无法逃逸，并导致更大浓度的缺陷。结果表明对抗厚栅氧化层外部失效的方法是改善氧化物生长过程，而不是专注于污染控制。

图3 幸运缺陷的失效分布[19]

FIORENZA等人在140℃、漏极电压VDS=600 V下进行107s HTRB实验，结果发现失效器件在击穿时栅极电流IGS突然增加，击穿发生在栅极绝缘体中（见图4）[20]。失效后的器件栅极失去了调控漏极电流的能力，转移特性曲线发生明显偏移，表明存在电荷俘获。在HTRB期间在固定偏压下的栅极电流随着HTRB时间的增加而减小，表明器件在氧化层中出现了捕获空穴的现象，直到器件发生硬击穿。在失效器件击穿位置附近总能发现穿透型位错缺陷，穿透型位错的存在会引起空穴的浓度增加从而导致栅氧化层提前击穿。

图4 高温栅偏实验过程中的栅极漏电曲线[20]

徐鹏等人开展的HTGB试验结果显示长时间高温正偏压会导致阈值电压的正向漂移，并且应力越大，持续时间越长，阈值电压漂移越剧烈[21]。在正偏压下，半导体一侧的电子在电场作用下隧穿进入氧化层内的陷阱中，引起阈值电压正向移动。应力时间决定哪些氧化层陷阱会在应力期间改变电荷状态。应力时间越长将会导致电压不稳定性增加。但一些太深的陷阱仍然无法改变其荷电状态。而在高温环境中即使无栅偏应力情况下，阈值电压也出现了明显的正向漂移，但漂移量小于同温度下施加栅偏应力的情况。这是由于器件长时间暴露于高温环境中，会引起热电子发射，也会使得阈值电压略微正向移动。

3 器件的动态可靠性

近些年，SiC MOSFET器件在一些极端情况下的动态可靠性问题引起了广泛关注。常见的动态可靠性问题有雪崩失效、短路失效和浪涌失效等。这些动态可靠性问题是提升SiC MOSFET器件商业化应用水平的阻碍，因此对器件在这些动态场景中的失效机理研究显得尤为重要。

3.1 雪崩可靠性

雪崩失效是指在电路快速开关过程中，存储于回路中电感或感性元件中的能量会在MOSFET器件的源漏端产生一个过电压，该电压迫使器件进入反向雪崩工作模式，电感中的能量在器件内部以热耗散的形式释放，当施加的能量大于器件承受极限就会导致器件失效[22]。通常采用非钳位感性开关（Unclamped Inductive Switching，UIS）电路来衡量SiC MOSFET器件的雪崩可靠性。定义器件能承受的最大雪崩能量为器件的雪崩耐量（EAS），此时的最大雪崩电流为器件的临界雪崩电流（IAS）。它们的关系可以由式（2）表示：

其中L为回路中的电感。可以看出临界雪崩电流越高，雪崩耐量也就越高，即器件具有更好的雪崩稳健性。

近年来，学术界对SiC MOSFET的单脉冲雪崩失效机理的研究已有一些阶段性成果，提出了沟道激活、寄生双极结型晶体管（Bipolar Junction Transistor，BJT）开启和铝电极烧毁3种主要的失效机理。FAYYAZ等人通过仿真模拟UIS热过程发现器件失效时雪崩电流主要流经沟道区域（见图5）[23]。解析计算结果表明随着器件内部结温升高至1000 K以上，阈值电压可以很容易降低至零以下，造成沟道开启，形成雪崩电流的泄放路径。FAYYAZ等人的实验结果显示降低器件关态的负栅压可以在一定程度上提高器件的雪崩稳健性[24]。

图5 器件雪崩失效时的电流分布[23]

JUNJIE等人的实验结果和仿真研究证实了在UIS瞬态过程期间，由局部高温引起的器件表面的金属熔化是导致器件损坏的原因[25]。这种失效机制也得到了UIS测试、建模和数值计算结果的完美支持。在雪崩过程中SiC MOSFET器件内部的温度极限约为937 K，这与器件表面金属铝的熔化温度相当。

REN等人认为引起雪崩失效的原因是SiC MOSFET器件内部寄生BJT的激活。文中对影响BJT开启的串联电阻RB进行了理论分析，得到了寄生BJT开启的理论可能性[26]，同时认为P阱掺杂是影响寄生BJT开启的关键。JI等人利用线性缓变结的思路，通过改变P阱掺杂来缓解沟道下方区域的电场集中，制备出具备更强雪崩能力的器件，间接证明了是BJT开启导致的器件失效[27]。西安电子科技大学白志强等人通过UIS测试和TCAD仿真相结合的手段进一步证实了寄生BJT开启是器件雪崩失效的主要原因[28]。失效器件的开盖检查发现一个贯穿外延层的热点，表明雪崩过程中器件内部温度极高。后续的多元胞仿真显示器件内部参数分布不均可能导致部分元胞的寄生BJT先导通，导致电流和热量的快速积累，最终形成热点导致整个器件烧毁。

在改善器件雪崩鲁棒性方面，针对寄生BJT激活这类雪崩失效机制，西安电子科技大学白志强等人提出采用倒置P阱掺杂的方法提高器件UIS能力[29]。提高P阱底部掺杂浓度，可以有效降低基区串联电阻，抑制寄生BJT的激活。通过设置低掺杂区厚度与N+区厚度相当，可以实现器件低导通电阻与高雪崩鲁棒性的良好折中。提高器件内部元胞间的工艺参数均匀性可以抑制寄生BJT开启，也能达到提升器件UIS能力的目的。此外，LIU等人提出在器件JFET区上方制作厚的台阶栅氧化物[30]，提高栅氧质量，来减少UIS测试过程中栅氧化层的退化。

3.2 短路可靠性

短路失效是指在整流电路中，由于异常信号导致了器件异常开启，结电容上巨大的直流电压会在短时间内导致MOS器件产生高于额定电流十几倍的电流和巨大的热量而发生的热失效。在实际电路中通常会出现两种类型的短路故障：一种是负载短路故障，器件在正常工作时，负载突然短路，器件就从正常工作状态迅速转换成高压、大电流的工作状态；另一种是硬开关故障，当器件的初始状态是关断的，负载已经短路，此时突然给器件一个开通信号，漏源极仍然承受很高的电压，器件则从零电流状态迅速跳转至承受大电流的状态。

近年来，对SiC MOSFET器件短路失效机制的研究报道层出不穷。一些学者认为热失控是器件失效的主要原因。在热失效产生之前，短路电流会由负斜率转变成正斜率，在器件关断之后漏极产生一个拖尾电流（见图6）[31]。这两种效应被认为与温度相关，因为随着脉冲长度增加和温度升高，空穴数量增加形成的泄漏电流从体区流出，从而出现拖尾电流[32]。ROMANO等人认为热失控失效是由于寄生BJT的导通造成的，随着短路持续时长的增加，器件结温不断升高，由高温产生的泄漏电流显著增加，这会激活寄生晶体管，导致空穴流通触发漏源之间的短路[32]。TCAD仿真的短路失效结果显示随着短路时间的增加，内部结温达到临界值便会触发寄生BJT的导通。造成热失控失效的另一种可能的原因是器件制备工艺误差使得器件各元胞之间出现电流分布不均的现象，进而导致局部热点的形成[33]。当有泄漏载流子在局部区域形成时，邻近的元胞倾向于提供更多的电流导致更强的正反馈，电流簇聚集在有限区域内，迅速形成热点从而触发热失效。

图6 1200 V/36 A的平面MOSFET的短路波形（VDS=800 V，VGS=16 V，外壳温度TCASE=150℃）[31]

除热失控失效之外，栅源短路也是造成SiC MOSFET器件短路失效的一种常见形式。发生栅源短路失效的器件通常还具有漏源阻断能力，只是栅极与源极之间短路，典型的失效曲线如图7所示[34]。为了研究栅源短路的失效机理，研究者对失效器件进行聚焦离子束切割，发现在栅氧化层上方的场氧区中出现了明显的裂缝[35]，利用能谱仪对裂纹进行元素分析发现大量铝元素已经迁移到裂纹中（见图8），推测是由于表面铝电极熔化后进入场氧区的裂缝中，当与栅极接触时形成导电通路，发生了栅源短路失效。分析表明在短路失效时栅氧上方的场氧区内出现了剪应力是导致出现裂缝的主要原因。图中ton为开启时间，VDC为直流母线电压。

图7 栅源短路失效时典型的输出波形[34]

图8 能谱仪对裂纹处的元素分析结果[35]

3.3 浪涌可靠性

浪涌可靠性是器件可靠性指标中的一种，用于表征器件承受浪涌电流的能力。浪涌应力主要由SiC MOSFET内部的体二极管来承受，所以浪涌测试就是测试体二极管所能承受的最大浪涌电流。浪涌试验是把样品暴露在恒温环境中，对器件施加半正弦正向高电流脉冲，观测器件在高电流密度下的耐受能力。

典型的浪涌失效波形如图9所示，在浪涌过程中栅压降突变至零，器件发生了栅源短路失效。另一种情况是漏源电压在浪涌电流达到峰值时发生了严重的畸变[36]。XU等人对单次浪涌失效的SiC MOSFET器件进行开盖观察，发现主要的失效原因是由高温引起的源极金属铝熔化，熔化的铝会与层间介质层和欧姆接触层的材料发生反应，并侵蚀渗透到栅氧中[37]。除了源极金属铝熔化，也有因为高温导致欧姆接触层与金属铝发生反应而造成器件阻断能力退化的相关报道[36]。SADIK等人则认为浪涌电流冲击产生的高温会激活寄生NPN晶体管，导致二次击穿，因为高温情况会降低寄生NPN晶体管的内建电势使其更容易导通[38]。

图9 典型的浪涌失效曲线[36]

4 总结

制约4H-SiC MOSFET器件发展的主要因素为阈值电压的不稳定性和器件的动态可靠性问题。在阈值电压漂移方面，大量文献利用栅偏应力测试、高温栅偏和高温反偏测试对器件的阈值不稳定性、栅漏电和反向漏电等特性进行表征。但由于业内缺乏统一的测试标准，且测试条件会严重影响测试结果，导致不同文献报道的结果差异较大。对于导致阈值漂移现象的界面陷阱，研究者们通过改良栅介质工艺来降低界面态，通过优化NO钝化温度和时间来降低界面附近的电子陷阱和空穴陷阱。在器件动态可靠性方面，SiC MOSFET器件的雪崩失效、短路失效和浪涌失效引起了广泛关注。在极端情况下，器件内部大量的热能会导致寄生BJT的开启和沟道开启，最终导致器件热失效，也存在高温导致表面金属电极熔化的现象，但由于失效过程迅速，且器件内部结温难以精确估计，对于器件的失效机制还没有统一定论。在提高器件动态可靠性方面，通过优化P阱区掺杂分布可抑制器件内部寄生晶体管的开启；在JFET区域上方制备具有阶梯状的栅氧化层可提高栅介质可靠性，降低栅失效的可能。

解决4H-SiC MOSFET器件存在的可靠性问题仍会是未来工业界和学术界的研究重点。降低器件的阈值电压漂移，改善器件长期工作可靠性的核心就是要尽可能减少4H-SiC/SiO2界面附近的陷阱，提高栅介质的质量。在雪崩、短路、浪涌等动态可靠性方面，短时间内大量产热是导致器件失效的主要原因，一方面需要通过器件结构的优化设计降低温度对器件的影响，另一方面可以从外部的封装结构、导热材料等角度来提高器件散热能力，从而改善器件的动态可靠性。