基于Sentaurus的隧穿场效应晶体管仿真研究

江瑞

（上海电力大学电子与信息工程学院，上海 200090）

随着工艺的快速发展，金属氧化物半导体场效应晶体管（MOSFET）器件的特征尺寸不断缩小，器件将会受到诸多物理限制，理论和实验均证实，传统MOSFET器件随着沟道长度的不断缩小，栅极电压对沟道的控制能力随之减弱，器件的漏电流呈现指数上升的趋势，这会导致器件的静态功耗越来越严重。随着器件尺寸进入纳米量级，静态功耗成为了系统功耗的主要组成部分，功耗问题成为了制约集成电路产业发展的主要因素[1]。为了解决所出现的严重功耗问题，简单而有效的方法就是降低其工作的电压，与此同时保持较低的关态电流。但是发现晶体管的工作电压并不能像想象中那样随着器件尺寸的缩小而降低，也就是说当电压减小到一定值之后便很难进一步降低，分析其原因主要是传统的MOSFET因为载流子漂移扩散的机制，亚阈值摆幅（SS）在室温下无法低于60 mV/dec[2]。

为了解决以上难题，降低非理想效应对器件性能带来的恶劣影响，使器件的特征尺寸得以继续缩小，实现集成电路集成度的进一步提高，则需要对器件的结构进行改进，探索和研究出工作机制与MOSFET器件有所不同的一种新型的低功耗晶体管。相关的研究人员经过大量理论与实验的探索，提出了一种新型器件结构即隧穿场效应晶体管（TFET）。隧穿场效应晶体管（TFET）是基于带带隧穿的原理，从而不受温度和载流子玻尔兹曼分布的影响，在室温下可以突破60 mV/dec亚阈值摆幅的限制，大大降低了器件的功耗[3-5]，此外，TFET具有极低的关态电流和较大的开关电流比等优点，并且能够与传统CMOS工艺兼容。当前TFET器件已经成为低功耗器件的重要发展方向之一[6]。

但是其自身存在的问题使得TFET器件在实际电路设计中很难得到大量应用，主要的原因之一便是其开态电流过小。为此国内外学者已经做了大量的研究，研究表明采用Si/SiGe异质结、pocket结构、高k/金属栅结构及栅源交叠等方式可以有效地增大开态电流[7]。TOH等人在传统Si基的基础上，用禁带宽度更窄的Ge材料代替Si材料，使得开态电流得到提升，同时，通过对漏区轻掺杂的方式可以提高沟道区与漏区的隧穿距离，从而有效地抑制关态电流，仿真结果表明该器件可以实现陡峭的亚阈值摆幅和良好的开关特性[8]；2013年，复旦大学WANG等[9]提出一种U形沟道区的TFET器件，源区由Si/SiGe异质结构成，其栅极深入衬底形成一种U形沟道结构，研究表明该器件的关态电流低至10-16A/μm左右，开关电流比约为106；2016年，YANG[10]提出了一种新型L形栅结构TFET器件（LG-TFET），该器件加入了一个L形N+pocket结构，使得水平与垂直方向均发生载流子隧穿，从而增大了隧穿概率，提高了开态电流。研究表明在0.2 V电压下，其最小亚阈值摆幅达到38.5 mV/dec。2015年，ZHAO等[11]报道了关于SiGe纳米线隧穿场效应晶体管的研究，对于其制备的纳米线TFET器件，相较于传统的SiO2/多晶Si栅堆叠结构的器件，采用高k/金属栅技术使开态电流增大20倍。

本文基于TCAD仿真的方法，提出一种凹槽型pocket结构Si/Ge异质结双栅隧穿场效应晶体管（GP_Si/Ge_DGTFET），并与传统Si/Ge异质结双栅隧穿场效应晶体管（Si/Ge_DGTFET）的性能进行比较。主要研究了两者的能带结构、隧穿概率和跨导特性。仿真结果表明，新型器件的能带弯曲更加明显，更有利于隧穿的产生，新型器件的隧穿产生率是传统器件的数倍，并且其跨导特性也要优于传统器件。

论文总共分为3个部分：第一部分介绍器件的结构、材料参数、掺杂浓度以及仿真所用到的模型等，第二部分是仿真结果的讨论，第三部分给出结论。

1 器件结构与仿真参数

图1（a）为传统Si/Ge异质结双栅隧穿场效应晶体管（Si/Ge_DGTFET）器件结构示意图，图1（b）为凹槽型pocket结构Si/Ge异质结双栅隧穿场效应晶体管（GP_Si/Ge_DGTFET）器件结构示意图。源区与漏区的长度Lsd以及沟道区长度L均为30 nm，器件厚度Hsi为20 nm，氧化层厚度Tox为2 nm，pocket区参数L1为10 nm，L2为5 nm。采用禁带宽度更窄的Ge材料作为源区，而沟道区和漏区使用传统的Si材料。掺杂浓度分别为1×1020cm-3的P型重掺杂、1×1015cm-3的N型轻掺杂和1×1018 cm-3的N型重掺杂。图1（b）中pocket区掺杂浓度为1×1018cm-3的N型重掺杂。以上掺杂过程均为均匀掺杂。对源区进行重掺杂能够减小隧穿宽度，提高隧穿概率，实现陡峭的亚阈值摆幅和高开态电流，相反，漏区轻掺杂可以提高关断状态下漏端的隧穿距离，从而有效抑制泄漏电流。在栅氧化层的选择上，主流的硅基CMOS技术，广泛采用的是SiO2材料，但是过薄的SiO2层会导致很高的隧穿电流，从而影响器件的性能。因此本文采用介电常数更高的HfO2材料，提高了栅极电压对电流的控制能力，减小漏电流，提高器件性能。

图1 器件结构示意图

本文基于Sentaurus TCAD半导体仿真软件，采用自洽方法求解泊松方程和载流子连续性方程。在仿真模型的选择上，由于器件的大部分区域都是重掺杂，高掺杂浓度会将掺杂杂质能级引入半导体材料的能级，从而产生带隙缩小效应。因此，在仿真中加入带隙缩小模型；半导体掺杂后，离子杂质的散射会影响载流子迁移，导致迁移率降低。在仿真中加入了与掺杂浓度相关的迁移率模型。此外，迁移率还与电场强度有关，电场强度在高电场下会达到饱和。因此，仿真中需要加入高电场迁移率模型。因为重掺杂会引入深层能量水平杂质和缺陷，使间接复合对载体寿命和器件性能有很大影响，因此选择SRH复合模型。由于隧穿路径中电子和空穴的非局域生成，不同位置的电子和空穴的生成速率不同，器件处于隧穿路径中由于路径上各点的电场不相等，故在模拟中选用非局域带隧道模型。

2 仿真结果及讨论

对于TFET器件，载流子的主要隧穿方式为带带隧穿。当势垒区中电场强度足够大时，载流子以有限的概率由导带直接隧穿至价带，或者从价带隧穿至导带。对于电场均匀的三角形势垒，一般用下式来表示其隧穿概率：

式（1）中：λ为隧穿势垒宽度；m*为电子的有效质量；Eg为半导体材料的带隙；q为单个电子的电荷量；ℏ为约化普朗克常数；ΔΦ为隧穿窗口。

图2所示为漏源电压Vd=1 V时，Si/Ge_DGTFET和GP_Si/Ge_DGTFET在开态条件下能带对比图。从图中可以看出，GP_Si/Ge_DGTFET由于pocket结构的原因能带提前弯曲，且其隧穿势垒宽度要略小于Si/Ge_DGTFET的隧穿势垒宽度。隧穿势垒宽度越窄，由式（1）可知隧穿的概率越大，从而开态电流增大。同时，GP_Si/Ge_DGTFET相比于Si/Ge_DGTFET，沟道区导带弯曲更加明显，从而载流子带带隧穿开启的电压降低，也会使得开态电流增大。

图2 开态能带图

图3为2种器件在源区与沟道区/pocket区交界处带带隧穿产生率分布图。从图3中可以看出，GP_Si/Ge_DGTFET比Si/Ge_DGTFET隧穿产生率更大且隧穿范围更广，这将产生更大的隧穿电流。GP_Si/Ge_DGTFET的隧穿产生率峰值达到1.497×1033cm-3·s-1，是Si/Ge_DGTFET隧穿产生率峰值4.418×1032cm-3·s-1的数倍。

图3 隧穿产生率对比图

跨导（gm）是表征器件电流放大能力的关键参数，它定义了转移特性曲线的斜率：

跨导特性与器件的栅电压和漏源电流直接相关，取决于漏电流随栅压的增长速度。因此，一般具有高开态电流的TFET器件拥有更高的跨导，更好的电流放大能力。图4为漏源电压Vd=1V时GP_Si/Ge_DGTFET和Si/Ge_DGTFET的跨导特性对比图，由图4可以看出，GP_Si/Ge_DGTFET的跨导随着Vg的增加先增大后减小。对于SiGe TFET，低栅压下发生从源区价带到沟道区导带的隧穿过程，此时隧穿势垒较大，随着栅压不断增大，沟道区价带到导带的隧穿发生，隧穿势垒逐渐减小，并最终趋于稳定，当漏极电流达到饱和，跨导也随之降低。从图4中也可以看出，相比于Si/Ge_DGTFET，GP_Si/Ge_DGTFET在恒定漏压下跨导更大。

图4 跨导特性对比图

跨导生成因子（TGF）是衡量器件效率的另一个重要参数，其定义为gm/Id，描述了器件将电流转换为跨导的能力。GP_Si/Ge_DGTFET和Si/Ge_DGTFET的TGF随Vg的变化曲线如图5所示。

图5 跨导生成因子变化曲线

两者的变化趋势都随Vg的增加先增大后减小，但GP_Si/Ge_DGTFET的TGF最大值比Si/Ge_DGTFET更大，表明GP_Si/Ge_DGTFET器件的效率更高。

3 结论

本文提出了一种凹槽型pocket结构Si/Ge异质结双栅隧穿场效应晶体管（GP_Si/Ge_DGTFET）。利用Sentaurus TCAD软件对其进行仿真，并与传统Si/Ge异质结双栅隧穿场效应晶体管（Si/Ge_DGTFET）进行对比。仿真结果显示，新型器件的能带弯曲更加明显，更有利于隧穿的产生，新型器件的隧穿产生率是传统器件的数倍，其峰值达到1.497×1033cm-3·s-1，并且其跨导特性也要优于传统器件。