一种二维有源相控阵雷达信号处理机的设计

孟乔波 袁子乔 杨 刚 郑东卫

(西安电子工程研究所 西安 710100)

0 引言

相控阵技术最早出现于20世纪30年代，美国于50年代中期研制出相关的雷达装备。相控阵雷达因其区别于其它传统雷达的技术特点，在较短时间内迅速发展。相控阵雷达具有波束指向灵活、数据率高、作用距离远、目标容量高、抗干扰性好、适应性强、可靠性高等特点，目前已得到大范围应用[1]。

雷达信号处理机是雷达系统的重要组成部分，主要用于完成雷达系统的信号处理算法及系统的定时控制。雷达的信号处理搜索部分用于完成发射波束控制、数字中频接收、数字波束合成、脉冲多普勒处理及目标检测等处理[2]。

本文采用多核DSP搭配FPGA的架构实现信号处理机的设计，该架构能够均衡雷达处理性能和功耗。本文主要介绍了雷达信号处理机的工作原理及信号处理机的相关设计和算法实现。

1 工作原理

相控阵雷达是一种由多个辐射单元排列，通过控制每个辐射单元的馈电相位，进而改变波束相位分布，使得波束能够在空间按照一定规律进行排列的电扫雷达。有源相控阵雷达的功放、双工器、低噪声放大器前端移相器等都集成在T/R组件中,由T/R组件控制波束的扫描，每个天线阵元用一个接收机和发射功率放大器[3]。

雷达相关算法具有过程繁琐、运算复杂、计算量大等特点，对雷达实时性的要求经常受制于信号处理机的处理速度而难以满足[4]。本雷达信号处理机充分利用FPGA的流水性能和多核DSP的并行处理能力，将雷达算法合理分配到不同的处理器中，从而满足雷达快速和实时性的要求。

本文中的雷达信号处理机接收从前端传回的波形数据，通过AD采样板对原始数据进行采样，将采样后的数据送至AD采样板的FPGA进行数字下变频及脉冲压缩等处理。经过脉冲压缩后的基带信号将每个脉冲的回波数据发送至AD采样板的DSP对其余算法进行处理。

本文中的雷达信号处理机工作原理如图1所示。四块AD采样板FPGA之间通过四路光纤两两相连，剩余一路用于数据采集。其中四号板做为主控板，其余三块板的数据汇集于四号板。四号板上集成了DSP芯片，该板FPGA与DSP之间通过四路SRIO连接，用于传输脉压数据和相关参数。四号板的FPGA产生时序，通过板间线缆传输CPI信号，其余板根据CPI产生本板其它时序，每块板产生自己的PRF及给组件提供的时序。

图1 雷达信号处理机工作原理

2 信号处理机设计

本文中的信号处理机由四块AD采样板构成，四块板采用相同的架构，每块板上集成了FPGA部分，其中四号板还集成了DSP部分，本文对AD采样板的设计及DSP和FPGA实现的算法做详细的介绍。

2.1 AD采样板设计

本文中的AD采样芯片选用ADI公司的AD9253，AD采样板包括四路光纤、一片7K325TFPGA芯片、一片6678DSP芯片、四片AD9253AD采样芯片、发射和接收前端控制及通讯接口等。AD9253芯片主要性能参数如表1所示。

表1 AD9253主要性能参数

AD采样板实现中频信号的模数转换、数字下变频、发射时序恢复和发射配相、数字波束形成、数字脉冲压缩、动目标检测、二维杂波图、二维恒虚警检测、点迹凝聚、接收通道幅度和相位校正、发射通道相位校正、发射中频信号产生等功能。在雷达系统发射期间，AD采样板通过数字上变频和数模转换器产生中频信号，雷达系统输入一路基准时钟信号用于DAC的采样时钟。DAC输出的信号需经过低通滤波器来滤除高频分量。

AD采样板具备波控机的功能，以输入的同步脉冲信号为基准，产生射频前端所需的各种控制信号，实现发射通道的配相功能。由于带宽、中心频率、抽取率、滤波器系数等参数的不同，本文相关参数按照最大值设计。根据信号的不同设计抽取率和滤波器系数可变的数字下变频。

2.2 DSP算法实现

本文中的DSP芯片选用TI公司2011年推出的高性能多核浮点型DSP处理器TMS320C6678，其具有八个核，每个核的最高频率为1.25GHz，能够提供强大的定点和浮点运算能力[5]。

每片DSP由主核通过EDMA方式从DDR3中读取一定量的数据到共享存储区，然后控制从核同时读取共享存储区中数据完成后续动目标检测相关运算。为提高算法运行效率，分别在DDR3和共享存储区中为输入输出建立乒乓缓冲。

动目标检测采用FFT加切比雪夫窗实现，根据不同指向角选择不同点数的FFT及不同的窗函数。单元平均恒虚警选用两侧单元平均选大的恒虚警处理方式，参考单元和保护单元根据不同带宽进行参数化设置。

杂波图在距离、波束号、多普勒、重频这四个维度上做划分，波束每扫描一个周期，划分网格做一次更新，对应划分网格乘以适当的系数就形成杂波图门限。杂波图需要的总存储量为距离单元数、频率通道数、俯仰波束个数、方位波束个数和位宽的乘积，相关参数都按照最大值来计算。本文中采用总容量为2048M乘以16bit的四片DDR3来实现，为了减少存储量对距离单元和多普勒通道进行抽取存储。

DSP处理过程是按波驻驱动的，当前波驻的回波数据在下一个波驻中进行检测处理。在下一个波驻中，实控机根据信号处理机回报结果设置下一个波驻的工作参数，处理过程示意图如图2所示。波驻1的回波数据在波驻2进行目标检测和凝聚处理，信号处理机将波驻1的处理结果回报给实控机，实控机根据回报的检测结果设置波驻3的工作模式，信号处理机在波驻3到来之前对所有参数完成计算，并写入到FPGA中。

图2 DSP处理过程示意图

2.3 FPGA算法实现

本文中的FPGA芯片选用Xilinx公司的7K325T芯片，具有高可靠性的设计，采用了全新的亿门级FPGA创新模块，集成了专用超高速串并转换模块、高灵活可配置模块、专用数字信号处理模块、高速内部存储模块、可配置时钟模块等模块电路[6]。

本文中的雷达属于二维面阵雷达，其中面阵加权为

(1)

其中i为方位维坐标，k为俯仰维坐标，d1为方位维阵源间距，d2为俯仰维阵源间距，θ和φ为球坐标中的两个角度。win(i,k)为方位维和俯仰维的加权窗系数，本文中的雷达选用-25dB泰勒窗，主瓣展宽1.14倍，取得了较好的测角精度和测角分辨率[7]。

在进行数字波束形成的运算时将二维面阵展开为一维线阵，在不同的指向角下通过不同的加权完成波束形成，并最多形成了10个波束。考虑到数据率最高为40MHz，而最大时宽为60μs，时域脉压所需要的资源和时间较大，故本文中的雷达选用频域脉压。

在进行频域脉压时根据不同的波形长度选择不同点数的的FFT和IFFT，并选择不同的脉压系数进行点乘运算。将所有波形脉压系数存储到FPGA的RAM中，根据不同的波形读取不同的脉压系数。FPGA处理完频域脉压后按波束划分，分别给DSP传输数据。数据重排总存储量为距离单元数、频率通道数、波束个数和位宽的乘积，各参数都按其最大值来计算。每片DSP上有4片DDR3存储器，由于DDR3不能同时读写，因此重排数据在每个PRF分时读写。

由于俯仰维不同层扫描波束的时间所需的资源不同，因此从短CPI变换到长CPI时，数字波束形成和数字脉冲压缩相关运算可以在各自的PRF内完成。数据重排、动目标检测、单元平均恒虚警等运算可以在相邻的第一个CPI内完成，整个时序向后延时一个CPI输出。

短CPI变换到长CPI时信号处理机工作时序图如图3所示。

图3 短CPI变换到长CPI时信号处理机工作时序图

当从长CPI变换到短CPI时，数字波束形成和数字脉冲压缩相关运算可以在各自的PRF内完成。数据重排、动目标检测、单元平均恒虚警等运算需延后几个CPI才能输出结果，因此先将短CPI数据放在DDR3中缓存，等待长CPI数据处理完成后再读取短CPI数据进而完成相关运算。长CPI变换到短CPI时信号处理机工作时序图如图4所示。

图4 长CPI变换到短CPI时信号处理机工作时序图

3 结束语

本文首先介绍了相控阵技术和雷达信号处理机的相关背景，接着介绍了雷达信号处理机的工作原理，最后介绍了雷达信号处理机AD采样板的设计及DSP和FPGA实现的算法。本文设计的雷达信号处理机实现了对高性能实时信号的相关处理，满足了雷达系统快速实时性的需求，具有良好的工程实用价值。