半导体晶体工艺节点演化路径

摘要：在集成电路设计过程中，半导体芯片需要逐步减少晶体管的体积来维持更高的集成度。特别是在电路制造技术飞速发展的今天，厂家对电路的要求也不断提高，这就要求集成电路能够以足够小的体积承载更多的元件。本文分析了半导体晶体工艺节点的演变，介绍了晶体管的发展过程。

关键词：半导体晶体;工艺节点;演化路径

1引言

集成电路制造业发展迅速，并根据摩尔定律，厂家研制出集成度较高的半导体芯片供其使用。在设备快速更新换代的时代，半导体芯片的技术节点演变速度也加快了，为半导体芯片的生产提供了更先进的技术手段。

2根据摩尔定律形成技术单元

1958 年，德州仪器工程师 Jack Kilby 创造了世界上第一条集成电路，1962 年德州仪器建成了世界上第一条商用集成电路生产线。此后，在市场需求的推动下，集成电路成长为一个庞大的产业，从小型集成电路（SSI）到中型集成电路（MSI），再到大规模集成电路（LSI），再到现代超高功率集成电路。大规模集成电路（VLSI）。集成度被认为是描述集成电路技术先进程度的重要指标。通常用晶体管的数量来表示集成度，一个芯片包含的晶体管越多，功能越强。因此，集成电路的规模反映了集成电路的先进水平。集成度的提高不仅意味着一个晶体管的尺寸减小，还意味着应用更先进的制造工艺，因为有一个晶体管的尺寸和制造工艺的区别，集成电路是一个不断缩小晶体管的过程。1990年代的大规模集成电路被迫使用微米级技术。当第一次创建这种设计时，使用5 和 3 微米的标准单元库 ，这也是当时的主要工艺（晶圆的尺寸为 3 和 4 英寸）。历时20年，如今已进化为纳米级工艺。中芯国际于2016年开始量产的 28nm 工艺比 3 微米工艺小 100 多倍。2019年12月24日，龙芯3A4000/3B4000在北京发布，使用与上一代产品相同的28nm工艺，通过设计优化，实现了性能的成倍提升。龙芯坚持自主研发，芯片中的所有功能模块，包括CPU核心等在内的所有源代码均实现自主设计，所有定制模块也均为自主研发。2020年3月3日，360公司与龙芯中科技术有限公司联合宣布，双方将加深多维度合作，在芯片应用和网络安全开发等领域进行研发创新，并展开多方面技术与市场合作。2021年4月龙芯自主指令系统架构（Loongson Architecture，以下简称龙芯架构或LoongArch）的基础架构通过国内第三方知名知识产权评估机构的评估。龙芯为了开发这些工艺，投入了更多的资金。因为更小的尺寸意味着对设计和制造设备以及芯片材料提出了更严格的要求。芯片企业要攻克技术门槛，需要投入数亿、数十亿美元的研发资金。我不知道有多少世界一流的科学家和工程师参与了这个极其昂贵的微电路小型化项目。那么5微米、3微米、90纳米、28纳米、14纳米、10纳米、7纳米、5纳米等的“节点”是如何形成的呢？我们可以说这是一个衡量摩尔定律实施进展的指标。摩尔定律指出，半导体微电路每一年半年（后来改为两年），其集成度翻倍，伴随着生产力的提高和成本的降低。如何描述这种集成水平？这是进程的术语“节点”，即进程节点的值越高越小，芯片集成度越高。这些值也被用于《国际半导体技术蓝图（ITRS）》中，以分离半导体工艺的步骤（也称为ITRS）或描述芯片的改进性质。这需要在这里解释值表示什么大小。

例如28nm工艺，其中28nm是指晶体管栅极的最小线宽（gate width）。在实际设计中，除了栅极之外，其他尺寸通常都大于工艺组装的尺寸，例如晶体管之间的金属连接的宽度和有源区的宽度。在与非门和或非门电路中，白色是衬底层，红色是多晶硅层，蓝色是金属层。其中，只有红色多晶硅栅的最小线宽可以达到28nm，其他尺寸都超过28nm。每层的最小线宽取决于设计规则。为什么使用栅极线宽而不是不同的线宽来表征工艺节点？这是因为门宽通常是整个项目中最重要的参数。在CMOS电路中，MOSFET的主要功能是通过栅极控制源漏之间的电流。这个电流受很多因素的影响，例如晶体管的迁移率、绝缘层的电容以及各种效应。它们都与半导体工艺有关，工艺建立后很难重新设计。一般来说，唯一可以设计的参数是宽长比，也就是晶体管的栅极长宽比（长沟道的器件可以直接近似，短沟道的器件可以直接近似）必须修改）。即在相同电压下，栅极越宽，沟道越长，源漏电流越低。因此，在设计中，沟道越短，晶体管尺寸越小，单位面积可以存储的晶体管越多，芯片集成度越高;换句话说，晶体面积越小。芯片的价格更便宜。当然，这是因为只考虑了生产成本，没有考虑NRE费用。NVIDIA GTX2080（16nm工艺）与GTX3080（8nm工艺）对比，虽然Geforce GTX3080的晶体管比GTX2080多，但芯片面积只有后者的一半多一点。从 16 nm 工艺技术演变而来。优势高达8nm。唯一的例外是 DRAM 电路。在 DRAM 存储单元中，此元素大小不是指栅极宽度，而是指最小允许金属间距的一半。简而言之，它描述了该过程中加工的尺寸精度。这不一定是指半导体器件中特定结构元件的尺寸，而是可以反映加工精度的某种尺寸的平均值。这最直观地反映了集成电路可以通过微电子制造工艺的加工制造实现更大的集成密度。

3技术节点的进步可以进一步降低能耗

技术单元的发展也导致了能源消耗的理论上的减少。因为缩小晶体管可以降低一个晶体管的功耗，按照比例缩小规则，栅极电压（Vds）会降低，降低栅极电压会降低整个芯片的电源电压，从而降低功耗。但从物理原理来看，單位管芯面积的功耗并不会随着技术节点的进步而降低。因此，这已成为减少晶体管数量的主要障碍。事实上，芯片的功耗会随着集成度的增加而增加。 2000年前后，人们预测，根据发展起来的摩尔定律（晶体管），如果没有技术进步，10多年后其功率密度可以达到火箭发动机的水平，这样的芯片不起作用。即使没有达到这个水平，过高的温度也会影响晶体管的工作。事实上，业界并没有找到彻底解决晶体管功耗问题的方案。目前的做法是一方面降低电压（功耗与电压的平方成正比），另一方面不再以时钟速度为目标。因此，2005年以后，CPU频率将不再增加，性能提升主要依赖于多核架构。这被称为“功耗墙”。 “功耗墙”的存在，使得晶体管数量的减少不再是随意的。

03半导体制造对技术节点的影响

在微米时代，技术节点可以被视为等同于晶体管的栅极宽度（沟道长度）。工艺单元数越小，沟道长度和晶体管尺寸越小。但在22nm节点之后，情况发生了变化。晶体管的实际尺寸或实际沟道长度不一定等于该节点。例如，Intel 的 14nm 工艺晶体管的通道长度为 20nm。为什么它以硅原子开头。硅原子的直径在纳米量级，硅原子的半径为110皮米，直径分别为0.11纳米和0.22纳米。如果晶体管的沟道减小到 10 nm，这意味着大约 45 个硅原子位于一起（不包括原子之间的距离）。目前，根据经典物理理论的现有晶体管模型已不再适用。用经典电流理论计算电子的传输时，在确定了电子的分布后，不管它的量子效应如何，它仍然被认为是一个粒子。这是不必要的，因为它的尺寸很大。但它越小，必须考虑的物理效应就越复杂。其次，一种叫做“短沟道效应”的现象也会影响晶体管的性能。 “短沟道效应”造成的直接损害是栅极电压不能有效地关断晶体管，导致漏电流和高损耗。这部分漏电流不容小觑，“短沟道效应”造成的这部分漏电流所造成的能耗可以达到总能耗的一半。生产工艺的另一个限制是由生产设备引起的，特别是光刻机分辨率的限制。光刻机的分辨率取决于光源。光源的聚焦能力越好，分辨率越高，可以切割的线条越细。

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个人简介：李兆营1989.02 男 山东省菏泽市 汉 硕士研究生 中国地质大学（武汉） 工程师 安徽光智科技有限公司 研究方向：半导体工艺研发生产