一种结合施密特频率选择器的DLL型90°移相器

梁承托 梁利平 王志君

摘   要：为了应对传统延时锁相环（Delay locked loop，DLL）的谐波锁定问题，提出一种结合施密特频率选择器的DLL型90°移相器. 采用施密特频率选择器和双数控延时线结构，有效提高该移相器的锁定频率范围. 另外，提出的施密特频率选择器能有效抑制输入时钟频率噪声，使移相器稳定工作. 在SMIC 55 nm CMOS工艺下流片，工作电压1.2 V，版图有效面积为0.131 mm2.测试结果表明，提出的移相器在250 MHz到800 MHz频率范围内稳定工作;800 MHz时，功耗为5.98 mW，且90°相移时钟的抖动峰峰值和均方根值分别是25.9 ps和2.8 ps.

关键词：延时锁相环; 频率选择器;数控延时线;90°相移

中图分类号：TN495                              文獻标志码：A

A DLL-based 90° Phase-shifter with Schmitt Frequency Selector Scheme

LIANG Chengtuo1，2？覮，LIANG Liping1，WANG Zhijun1

（1. Institute of Microelectronics of Chinese Academy，Beijing 100029，China;

2. University of Chinese Academy of Sciences，Beijing 100029，China）

Abstract： In order to deal with the problem of harmonic look in the traditional Delay Locked Loop （DLL）， a DLL-based 90°phase-shifter with a Schmitt Frequency Selector（SFS） was proposed. The SFS and dual delay lines were employed to achieve wider locking frequency range. In addition， the proposed SFS exhibits high capability of frequency noise suppression， which improves the stability of the proposed phase-shifter. The proposed phase-shifter， fabricated in SMIC 55 nm CMOS technology， occupies an active area of 0.131 mm2 and utilizes a 1.2 V supply voltage. The test results show that the proposed phase-shifter has an operating frequency ranging from 250 to 800 MHz and consumes 5.98 mW at 800 MHz. Furthermore， the measured peak-to-peak and root-mean-square （rms） jitters of 90°phase-shifted clock are 25.9 and 2.8 ps， respectively.

Key words： Delay Locked Loop（DLL）;frequency selector;digitally controlled delay line;90°phase shift

DLL广泛应用于时钟同步，时钟/数据恢复，以及SDRAM接口等电路系统中[1-4].与锁相环（Phase locked loop，PLL）[5-6]相比，DLL结构相对较为简单，稳定性好，锁定速度快;特别是数字DLL，还具有面积小，易集成以及容易实现工艺、电压、温度（Process-voltage-temperature，PVT）跟随调节等优秀特性[7-8]，因此受到广泛的关注和研究.

DLL常见的阻塞锁定和谐波锁定现象限制了其锁定频率范围[9].在已有关于提高DLL锁定频率范围的研究中，文献[10]的DLL采用了可重置数控延时线，使二元搜索算法的单次搜索能在一个时钟周期内完成，既缩短了锁定时间又避免了谐波锁定的问题，但其对延时线的最小延时有一定的要求，最高锁定频率因此受到限制. 文献[3]的DLL采用了谐波锁定检测电路和自复位电路来消除谐波锁定和阻塞锁定的问题，但当DLL出现上述错误锁定时，需强制调整延时线或复位鉴相器. 文献[1]中的DLL通过启动信号和启动电路给压控延时线和鉴相器强制建立恰当的初始状态以实现正确锁定，但无法实时消除工作过程中因大范围频率切换或者其他突发噪声导致的谐波锁定问题. 另外，文献[3]中的DLL通过检测多路相移时钟的相位以抑制谐波锁定，但是实现该功能的逻辑电路较复杂，缺乏一定的设计灵活性.总之，上述文献提出的方法为进一步解决DLL谐波锁定问题奠定了基础.

本文设计了一款结合施密特频率选择器的DLL型90°移相器，采用施密特频率选择器和双延时线结构，避免了谐波锁定问题并有效提高移相器的锁定频率范围.由于施密特频率选择器可根据输入时钟的频率自动选择恰当的延时线实现锁定，该移相器锁定过程中，不需要强制干预或者重启延时线及鉴相器. 借鉴斯密特触发器原理，提出的斯密特频率选择器能有效抑制频率噪声，使整个移相器系统稳定工作.移相器采用SMIC 55 nm CMOS工艺的数字标准单元库进行设计，且全部由标准单元构成，易集成到大规模数字电路系统中.

1   延时锁相环结构及锁定条件分析

图1所示是一种传统DLL结构，由鉴相器（Phase Detector，PD），分频电路（Frequency Divider，FDIV），有限状态机（Finite State Machine，FSM）以及延时线（Delay Line，DL）构成;PD可由一个简单的D触发器构成;而DL由两级相同的延时线单元（Delay Line Unit，DL-U）构成.常见的DLL通常锁定在360°相移上，并截取360°相移的1/4可生成90°相移时钟.为消除阻塞锁定并缩短延时线，图1所示的DLL将锁定在180°相移上，并截取180°相移的1/2亦可生成90°相移时钟CKD90.该DLL的工作原理如下：当反馈时钟CKD180与输入时钟CKIN的初始相差小于180°时，鉴相器PD的输出q为1，FSM根据q的值不断调整控制码C[n：0]以增加DL的延时，直到CKD180与CKIN的相差大于180°（小于360°）使q变为0.然后，FSM又将减小DL的延时，最终CKD180与CKIN锁定在180°的相差上;当CKD180与CKIN的初始相差大于180°且小于360°时，锁定过程类似，调节方向相反.

图1所示的DLL锁定在180°相差上，不存在阻塞锁定的问题，因而不要求DL的初始延时大于半个时钟周期.由于时钟信号具有周期性，如图1右侧所示的鉴相器只能检测出反馈时钟CKD180的上升沿和输入时钟CKIN的下降沿的相位关系，但是不能检测出CKD180是否延时CKIN半个时钟周期. 如果不对DL的延时加以限制，那么很可能发生谐波锁定（Harmonic Lock）的问题.如图2（b）所示，假如CKD180与CKIN的初始相差大于TCKIN小于1.5TCKIN时（TCKIN为CKIN的时钟周期），DLL将会锁定在（360°+180°）而不是180°，导致谐波锁定问题.可见，为避免谐波锁定，需对DLL的锁定范围以及DL的延时加以约束.

假设DLL锁定范围为[TCKMIN，TCKMAX]，下面推导CKIN的时钟周期从TCKMAX切换到TCKMIN时DLL不出现谐波锁定的条件.时钟周期为TCKMAX时，DLL锁定在TCKMAX /2，此时DL的延时为TCKMAX /2;时钟周期从TCKMAX切换到TCKMIN时，DL初始延时为TCKMAX /2，为避免谐波锁定，需满足下式

TCKMAX /2 < TCKMIN    （1）

所以有

TCKMAX < 2TCKMIN    （2）

另外，为使DLL能在[TCKMIN，TCKMAX]范围内都能锁定在180°上，对延时线DL的约束如下

TDLMIN < TCKMIN /2    （3）

TDLMAX > TCKMAX /2    （4）

式中：TDLMAX，TDLMIN分别表示DL的最大最小延时.由式（1）可知，由于谐波锁定问题的存在，图1所示的传统DLL结构的锁定频率范围被限制在[FCKMIN，2FCKMIN]的范围内，其中FCKMIN =1/TCKMAX.

2   結合施密特频率选择器的DLL型90°移相器

提出的结合施密特频率选择器的DLL型90°移相器如图3所示，由DLL和90°相移时钟生成电路组成;而DLL主要由鉴相器（PD），分频电路（FDIV），低频有限状态机（Low Frequency Finite State Machine，LFFSM），高频有限状态机（High Frequency Finite State Machine，HFFSM），译码器（Decoder1，Decoder2），低频延时线（Low Frequency Delay Line，LFDL），高频延时线（High Frequency Delay Line，HFDL），选择器（MUX0）以及本文提出的施密特型频率选择器（SFS）组成;90°相移时钟生成电路则由寄存器组（regsI，regsII），低频延时线单元（Low Frequency Delay Line Unit，LFDL-U），高频延时线单元（High Frequency Delay Line Unit，HFDL-U），选择器（MUX1，MUX2）构成;LFDL（HFDL）由两级相同的LFDL-U（HFDL-U）串联而成.

为提高DLL的锁定频率范围，引入SFS模块和双延时线结构（LFDL和HFDL），LFDL和HFDL分别由各自的有限状态机LFFSM和HFFSM控制.由前一节可知单延时线DLL的锁定范围为[FCKMIN，2FCKMIN].在本设计中，LFDL支持的锁定范围为[250 MHz，500 MHz]，而HFDL支持的锁定范围为[400 MHz，800 MHz].由SFS模块检测输入时钟频率并通过选择器（MUX0）实时切换LFDL和HFDL工作，以使得DLL在[250 MHz，500 MHz]∪[400 MHz，800 MHz]的频率范围内都能正确锁定.时钟频率较低时，SFS模块使能LFFSM和LFDL模块工作，LFFSM模块根据PD的结果q调节控制码C，F以调整LFDL的延时，直到反馈时钟CKD180和输入时钟CKIN的相差锁定在180°上，同时锁定信号Lock_LF被置1，完成锁定;类似的，时钟频率较高时，SFS模块使能HFFSM和HFDL模块工作实现高频锁定.

LFDL-U和HFDL-U的延时分别是LFDL和HFDL的1/2，DLL锁定后，将译码后的控制码（C_dec，F_dec和S_dec）分别存入寄存器组regsI和regsII中，用于控制LFDL-U和HFDL-U的延时. 根据时钟频率的高低，SFS通过MUX2选择恰当的延时线单元进行输出，生成90°相移时钟CKD90.为减小MUX2引入的延时误差，输入时钟CKIN也经过一个选择器（MUX1）生成0°相移时钟CKD0，从而得到两路相差为90°的时钟CKD0和CKD90.

图4是移相器的锁定流程图，主要包括高低频切换，延时反馈调节，以及锁定和失锁的判定等过程，下面基于图4详细介绍移相器的工作过程.

当时钟频率较低时，SFS的输出FD为1，触发LFFSM工作并使HFFSM保持当前状态. 根据PD的鉴相结果q，LFFSM模块通过控制码C，F反馈调节LFDL的延时. 当q=1时，表明反馈时钟CKD180和输入时钟CKIN的相差小于180°，LFFSM模块将控制码F加1以增大LFDL的延时，F和C分别是LFDL的微调和粗调控制码，LFDL的十六个微调步长等于一个粗调步长，所以当F加到二进制1111时，会向C进位，同时F重置成0000;相反，当q=0时，表明反馈时钟CKD180和输入时钟CKIN的相差大于180°，LFFSM模块将控制码F减1以减小LFDL的延时，F减到二进制0000时，会向C借位，同时F重置成1111.然后，PD继续比较CKD180和CKIN的相差并输出新的q值，LFFSM模块再次根据新的q值调节F（加1或者减1）.此反馈调节不断循环，当反馈时钟CKD180和输入时钟CKIN的相差足够接近180°时，就会出现F加1该相差大于180°而F减1该相差小于180°的现象;此时，q会在0和1之间不断跳变. 状态机检测到该跳变时，将锁定信号Lock_LF置1，并把LFDL的控制信号（C_dec和F_dec）存入寄存器（regsI）中以控制LFDL-U产生90°相移时钟，并由SFS通过选择器（MUX2）将其选择输出.锁定后，当状态机检测不到q在0和1之间跳变时，就会判定DLL失锁并将Lock_LF置0.因DLL一直处在动态调节的状态，失锁后，能够重新锁定.当时钟频率较高时，SFS的输出FD为0，从而触发HFFSM工作并使LFFSM保持，而延时线则由LFDL切换到HFDL，锁定过程与低频时类似，只是高频延时线只有微调控制码S，不再赘述.

3   关键模块电路设计

3.1   施密特频率选择器

频率选择器检测输入时钟的频率，并根据时钟频率高低输出不同的值.为抑制时钟频率噪声，提出一种如图5所示的施密特型频率选择器（SFS），该电路主要由延时各异的延时线（Delay Line），选择器，D触发器，一个三输入同或门以及使能或门构成.单阈值频率（阈值频率定义为输出FD发生状态跳转时的输入时钟频率）即EN=0时，SFS的工作原理如下：触发器DFFS的Q输出端经反相器接回到其D输入端，因此DFFS的Qs端在每个时钟上升沿到来时都会发生状态跳转，Qs端的信号值经过延时路径P2，P1，P0传到触发器DFF2～DFF0的D输入端.在下一个时钟上升沿到来时，DFF2～DFF0同时将其D输入端的值D[2 ∶ 0]采样并输出到各自的Q端，输出Q[2 ∶ 0]. 假设路径P2，P1，P0的延时分别为TP2，TP1，TP0，当EN = 0时，TP2，TP1，TP0的大小关系为TP2 = 2TD，TP1 = TD，TP1 >> TP0 = TH.引入TP0 = TH只是为了满足DFFs和DFF0保持時间（hold time）的时序要求.当CKIN的时钟周期TCKIN大于P2的延时TP2时，触发级寄存器DFFS和采样级DFF2～DFF0之间不存在时序违例，DFF2～DFF0采样到的值Q[2 ∶ 0]完全一致;而当时钟周期TCKIN小于P2（P1）的延时TP2 （TP1） 且大于P0的延时TP0时，触发级寄存器DFFS和采样级DFF2（DFF2～DFF1）存在建立时间（setup time）的时序违例，因此Q[2 ∶ 0]不完全一致.三输入同或门用于比较Q[2 ∶ 0]是否完全一致，当Q[2 ∶ 0]完全一致时，其输出1，否则输出0.所以，当TCKIN > TP2时，FD=1;当TP0 < TCKIN < TP2时，FD = 0.因此SFS实现了对输入时钟的频率检测功能.

因为施密特型频率选择器输出取决CKIN的时钟周期TCKIN与TP2的关系，所以定义阈值频率FTH =1/TP2. 当EN = 0时，FTH = 1/（2TD），令FTH2 = 1/（2TD），如图6（a） EN = 0时所示，时钟频率由于噪声原因在阈值频率FTH2上下波动时，SFS的输出FD在0和1之间跳变，极不稳定.借鉴施密特触发器的原理，利用输出反馈调节阈值频率，消除了上述FD不稳定现象. 如图5所示，EN = 1时，FD可通过选择器调整TP2和TP1的值. 当FD为1时，阈值频率FTH = 1/ TP2 = 1/（2TD）; 当FD变为0时，阈值频率被调整为FTH=1/TP2=1/（2TD + 2△TD）.令FTH1 = 1/（2TD + 2△TD），FTH2 = 1/（2TD），可得SFS的传输特性曲线如图6（b）下侧所示，输出由1跳变到0的阈值频率为FTH2，跳变到0后阈值频率调整为FTH1，所以频率在FTH2上下波动时，不会再造成输出的不稳定（如图6（a） EN = 1时所示）.

当时钟频率从较低值增加到FTH2时，移相器工作的延时线将从LFDL切换到HFDL，因此FTH2需要同时处在LFDL和HFDL的锁定频率范围内，以确保在接近FTH2的频率点上，DLL也能正确锁定;同理，FTH1也需要同时处在LFDL和HFDL的锁定频率范围内，因此LFDL和HFDL支持的锁定频率范围需要有一定的重叠区域.如图6（b）上侧所示，LFDL支持的锁定频率范围[250 MHz，500 MHz]需覆盖[FMIN，FTH2]，而HFDL支持的锁定范围[400 MHz，800 MHz]则需要覆盖[FTH1，FMAX].因此SFS的频率参数设定如下，FMIN为250 MHz，FTH2为480 MHz，FTH1为420 MHz，FMAX为800 MHz.

3.2   延时线单元

低频延时线单元（LFDL-U）的结构如图7（a）所示，由粗调和微调两个部分组成;通过控制信号C_dec[7：0]和F_dec[15：0]分别使能粗调和微调三态门TBUF阵列中的某个三态门导通实现延时调节.微调步长是一个由两级反相器构成的缓冲器（BUF）的延时，而粗调步长是微调步长的16倍.

高频延时线单元（HFDL-U）的结构如图7（b）所示，是对文献[11]中延时线结构的改进.时钟信号的延时量受控制码S_dec[63：0]控制.与文献[11]相比，在每个延时单元（delay unit）中引入一个四输入与非门5，使其多增加了两条延时路径（即与非门2，5，6和与非门3，5，6）.以前两级为例，当S_dec[7：0] =0000 0001时，CKIN信号通过第一级的与非门1，5，6（假设该延时路径的延时为t1）;当S_dec[7：0]=0000 0010时，CKIN信号通过第一级的与非门2，5，6（假设该延时路径的延时为t2）;当S_dec[7：0]=0000 0100时，CKIN信号通过第一级的与非门3，5，6（假设该延时路径的延时为t3）;当S_dec[7：0]=0001 1000时，CKIN信号通过第一级的与非门4，第二级的与非门1，5，6和第一级的与非门6（假设该延时路径的延时为t4）;剩余的延时调节可以此类推. t4和t1相比，增加了第一级与非门4和第二级与非门6的延时，即t4 = t1 + 2tNAND，其中2tNAND为第一级与非门4和第二级与非门6的延时之和.通过调节与非门1，2，3的负载（插入dummy）使得t2 = t1 +2tNAND /3，t3 = t2 + 2tNAND /3，t4 = t3 + 2tNAND /3.因此延时单元的调节步长为2tNAND /3，相比文献[11]，调节精度可提高3倍.

4   仿真与测试结果

提出的DLL型90°移相器在SMIC 55 nm CMOS工艺下流片，芯片照片如图8所示.整个芯片面积（包括I/O单元）为1.3 mm×1 mm，核心面积为0.537 mm×0.244 mm.芯片有0°和90°两路相移时钟输出.供电电压为1.2 V，800 MHz时，功耗约为5.98 mW.

施加给施密特频率选择器（SFS）的时钟信号CKIN从250 MHz切换到480 MHz，再切换回250 MHz，并在480 MHz时添加±5%的频率噪声，得到如图9所示的仿真结果.为了验证施密特频率选择器的频率噪声抑制功能，图9给出了使能信号EN在0和1两种情况下的仿真波形. 未使能多阈值频率功能（EN=0）时，480 MHz条件下，受频率噪声的影响，输出会在0和1之间不断跳变，极不稳定;而使能多阈值频率功能（EN=1）后，即使在480 MHz时有±5%的频率噪声，时钟信号从250 MHz切换到480 MHz时，SFS的输出从1稳定切换到0，并保持稳定的0值.可见SFS能有效抑制时钟频率噪声并具有稳定的输出.

移相器的测试结果如图10至图13所示. 图10是250 MHz时，移相器的输出波形，两路输出时钟相差为95.04°，误差为5.6%.图11给出了800 MHz时的输出结果，移相器的两路输出时钟相差为92.45°，误差为2.72%.

图12给出了250 MHz时，90°相移时钟的眼图，该时钟的抖动峰峰值（p-p jitters）和均方根值（rms jitters）分别为37.8 ps和5.4 ps;图13给出了800 MHz时，90°相移时钟的眼图，该时钟的抖动峰峰值（p-p jitters）和均方根值（rms jitters）分别为25.9 ps和2.8 ps.

图12和图13所示的眼图有些不平滑，主要原因是芯片输出管脚与示波器的测试通道之间存在信号反射;另外，信号通路之间的寄生电阻、电容、电感造成的信号串扰也会导致眼图不平滑.这种时钟信号眼图的不平滑，在实际应用中可能会对系统可靠性有一定的影响.幸运的是，数字信号分逻辑0和逻辑1信号，是再生信号（逻辑0由电源地电平生成，逻辑1由电源高电平生成），有一定的抗干扰能力. 在应用电路的90°相移时钟输入端可加几级反相器对该时钟信号进行数字信号再生，可有效改善时钟信号质量，降低信号在片外通路反射和串扰对系统可靠性的影响.另外，在实际应用中也可进行阻抗匹配网络设计，从而有效减小信号反射，避免信号不平滑，改善信号传输质量.

提出的结合施密特频率选择器DLL型90°移相器的性能总结如表1所示，并与近年发表的文献作比较.得益于施密特频率选择器和双延时线结构，移相器的锁定范围可达到250 MHz至800 MHz，较文献[4]提升了83%;而且，锁定频率远高于文献[3]. 提出的移相器面积和功耗稍大，主要原因是提出的DLL型90°移相器包含双状态机和双延时线结构.

5   结   论

本文分析了受谐波锁定约束时，传统单延时线DLL结构的正确锁定频率范围.采用施密特频率选择器和双延时线结构，将DLL型90°移相器的锁定频率范围从单延时线结构的250～500 MHz以及400～800 MHz拓宽为250～800 MHz，提高了37.5%.而且，本設计全部采用SMIC 55 nm CMOS工艺的数字标准单元库实现并成功流片，所以该移相器支持大规模数字电路自动化设计流程，易集成到大规模数字电路系统中.

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