单轴应变Si纳米NMOSFET电特性优化

廖晨光，郝敏如

(西安电子科技大学 微电子学院，陕西 西安 710071)

随着微电子集成电路技术的快速发展，以互补型金属氧化物为核心的半导体技术已进入纳米尺度，由于纳米器件二级物理效应对集成电路正常工作产生一定的影响，为了进一步提高集成电路的性能, 国内外各研究机构都迫切开发各种新技术[1-4]。载流子迁移率高、带隙可调，且与传统Si工艺兼容等为应变Si技术的优势，故其是目前提高应变集成技术的重要途径之一[5-9]。在应变Si技术中, 单轴应变相对于双轴应变更适用于CMOS集成电路制造，因而倍受关注。围绕单轴应变Si MOSFET的性能进行了大量研究[10-16]。然而目前对于小尺寸单轴应变Si NMOSFET器件沟道中产生应变的机理分析的欠缺以及影响应变器件电学特性参数优化的研究鲜有报道。

因此，针对以上问题，本文利用Sentaurus TCAD软件，通过对MOS器件源、栅、漏上淀积氮化硅薄膜来分析沟道中应力的变化，同时对应变器件的结构参数进行优化，进一步提高了器件的电学性能。采用软件仿真分析的方法来优化器件的工艺参数，为小尺寸单轴应变Si NMOSFET器件制造工艺提供了有效参考。

1 沟道中单轴应力的产生

首先，将NMOS的金属栅、侧墙以及栅介质层去掉, 仅在“NMOS”上方仅覆盖了一层SiN薄膜，其结构如图1 (a)所示。图1 (b)为其对应的Sentaurus-TCAD应力分布仿真结果图。由图1(b)可见, 当“NMOS”表面水平的时候，晶格失配存在于收缩的张应力膜中，同时在沟道长度方向上器件的长度一定，所以在源/漏区以及沟道中不会产生形变。其次，在该“NMOS”沟道上方生长一层2 nm厚的栅氧化层，器件结构如图2(c)所示，即在“NMOS”沟道上方覆盖了一层“薄台阶”，图2(d)中Sentaurus-TCAD应力分布仿真结果显示：此现象下“NMOS”在沟道中以及源/漏区均存在应力, 沟道中产生的是张应力，源/漏区则是压应力。因此，由图1和图2可知“台阶”结构是氮化硅薄膜导致NMOS沟道产生单轴应变的必要条件。

图1 多晶硅、侧墙与栅氧化层去掉覆盖SiN膜

2 氮化硅薄膜致应变器件性能仿真

随着集成电路继续发展，集成电路的特征尺寸由深亚微米进入纳米级，为了更精确的研究纳米尺度的器件，本文利用Sentaurus TCAD软件进行器件仿真，同时添加了小尺寸模型及迁移率模型等。采用器件结构如图3(a)所示，其中沟道张应力通过淀积SiN应力膜引入。图3(b)和图3(c)为90nm单轴应变Si n型金属氧化物半导体场效应晶体管(NMOSFET)在不同本征张应力SiN膜下的转移特性曲线和输出特性曲线。从图3中可以看出，，漏电流随着本征张应力的增大而提高，这主要是由于张应力改变了电子能谷从而导致沟道内电子迁移率的增大。电子迁移率随着应力增大到一定值时趋于饱和状态。

图2 仅存在栅氧化层覆盖SiN膜

图3 单轴应变Si纳米NMOSFET器件结构图以及转移和输出特性随着张应力的变化

图4为线性区漏电流、跨导以及亚阈值斜率随沟道长度变化的曲线。图4(a)中可看出应力作用下的漏电流随沟道长度的增加而减小，即要增大漏电流可以减小沟道长度。从图4(b)中看出，跨导随着沟道长度的增加而变小，即栅极的控制能力减弱；亚阈值特性随着栅长的增加反而有比较好的特性。

图4 漏电流、跨导及亚阈值斜率随着沟道长度的变化曲线

3 纳米级应变器件工艺参数优化

为了深入的分析沟道中张应力大小与器件结构的关系，更好的优化器件性能。栅氧化层厚度、SiN膜淀积次数和厚度等因素对沟道应力的影响进行了分析研究，从而优化参数使得应变NMOS器件性能得到了提升。栅氧化层厚度的减小会导致阈值电压的减小，然而会增大漏电流。图5为阈值电压、饱和漏电流随栅氧化层厚度的变化曲线。从图5(a)中可知，相比于常规器件，应变器件沟道中产生的应力会使阈值电压略有减小。图5(b)中，饱和漏电流随着栅氧化层厚度的减小而呈增大趋势，这是由于阈值电压越小，器件正常开启越容易，在相同的漏电压和栅电压下，Id就越大。由于应力存在于沟道中，随着tox的减薄，提高了漏电流的增大幅度。图5(c)是漏电压0.05 V，栅极电压为1.2 V时，栅电流随着栅氧化层厚度变化的曲线。器件尺寸90 nm时，当栅氧化层厚度从2.6 nm减薄至1.6 nm时，栅电流Ig提高了近6个数量级。根据图5所示，可以得出：90 nm应变NMOS栅氧化层的厚度减薄的极限为2 nm，65 nm应变NMOS为1.55 nm，45 nm应变NMOS为1.3 nm。

图5 (a)阈值电压(b)漏电流(c)栅电流随栅氧化层厚度的变化

图6为沟道中张应力随着应力薄膜淀积次数以及厚度的变化曲线图。本征应力设定为1 GPa，由图6(a)可知，沟道中的张应力随着淀积次数(times)的增加而逐渐提高。在沟道中心处，times=1时和times=60时，张应力值分别为251.1 MPa和150.7 MPa，应力大小提高了67%。此外，可看出当淀积次数大于20次，沟道应力值随着times的增加而缓慢增加，最后趋于饱和。由图6(b)可知沟道内的张应力随着张应力膜厚度(thickness)的增加逐渐增大。当thickness=5 nm和thickness=100 nm时，沟道中心张应力分别为32.4 MPa和246.5 MPa，数值上增加了214.1 MPa，提高了近6.5倍；当thickness从100 nm增加到400 nm时，沟道中心的张应力提高至277 MPa，增加了30.5 MPa，增幅只有0.12倍。整体呈现出的变化趋势为：当thickness<100 nm时，沟道应力迅速增大，然而当thickness>100 nm时，沟道张应力增大趋势变缓，最终趋于饱和。因此，通过分析可得知应力薄膜淀积次数以及厚度的持续增加并不会引起沟道应力的继续提高，同时考虑到继续增大薄膜的淀积次数和厚度只会增加工艺的复杂度以及成本。因此将氮化硅张应力膜淀积次数控制在约20次以及淀积厚度控制在100 nm是合理的。

图6 应力分布随着SiN张应力膜淀积次数以及厚度的变化关系

图7分别为90 nm，65 nm和45 nm的单轴应变Si纳米NMOS器件转移特性曲线和输出曲线。所加栅电压和漏电压均为1.2 V，SiN张应力膜的本征应力为1 GPa。对于90 nmNMOS器件，加应力前后饱和漏电流增幅比为26.8%；对于 65 nmNMOS器件，加应力前后饱和漏电流增幅为28.7%；对于45 nmNMOS器件，加应力前后饱和漏电流增幅为29.9%。此外，90 nm、65 nm和45 nm应变后Ioff_sat分别为10 nA，87 nA和105 nA，保持了良好的电流开关比。

图7 优化后的单轴应变Si纳米NMOS器件转移和输出特性

4 结束语

本文主要利用Sentaurus TCAD软件对氮化硅薄膜在MOS器件沟道中引入应力的机理进行分析以及对应变器件的结构参数进行优化，进一步使提高了器件的电学性能，并且提出了相对优化的单轴应变Si纳米NMOS器件。结果显示，90 nm、65 nm、45 nm的单轴应变Si纳米NMOS器件栅氧化层的厚度减薄的极限分别为2 nm，1.5 5nm，1.3 nm，同时3个特征尺寸下，最优氮化硅薄膜厚度和淀积次数分别为100 nm和20次。仿真模拟90 nm 、65 nm、45 nm 应变NMOS驱动电流相对常规器件分别提升了 26.8% 、28.7% 和 29.9%。利用Sentaurus TCAD软件仿真分析，为小尺寸单轴应变Si NMOSFET器件制造工艺提供了参考。