一种用于Σ-Δ ADC的低功耗数字抽取滤波器

汪 杰，刘慧君，谢 亮，金湘亮



一种用于Σ-Δ ADC的低功耗数字抽取滤波器

汪 杰1,2，刘慧君1,2，谢 亮1,2，金湘亮1,2

（1. 湘潭大学 物理与光电工程学院，湖南 湘潭 411105；2. 微光电与系统集成湖南省工程实验室，湖南 湘潭 411105）

设计了一种适用于Σ-Δ ADC（模数转换器）的低功耗数字抽取滤波器。该数字抽取滤波器采用三级结构实现，分别是CIC滤波器、补偿滤波器和半带滤波器。在设计中，运用Noble恒等式原理、多相分解技术和CSD编码技术，初步降低了滤波器的功耗；根据补偿滤波器和半带滤波器长度的奇偶性和系数的对称性，提出一种奇偶优化法再次优化滤波器结构，进一步降低了整个滤波器的功耗，从而实现低功耗的目的。本设计基于110 nm CMOS工艺，在10MHz采样频率、5 kHz正弦输入信号频率和256倍降采样率的情况下进行仿真。后仿真结果表明，滤波器的信噪失真比(SNDR)为91.5 dB，无杂散动态范围(SFDR)为97.0 dB，有效位数(ENOB)达到14.91 bit。在1.5 V电源电压下，数字电路(带SPI)的面积约为0.31 mm×0.81 mm，总功耗仅为376 μW。

Σ-Δ ADC；低功耗；数字抽取滤波器；多相分解；系数对称；奇偶优化法

近几年来，在物联网(Internet of Things, IOT)、大数据(Big Data)、移动通信等技术迅猛发展的刺激下，高速高精度的模数转换器(Analog-to-Digital Converter，ADC)产品越来越受欢迎。Σ-Δ ADC凭借过采样和噪声整形两大技术，在高精度ADC中立于不败之地。Σ-Δ ADC由Σ-Δ调制器和数字抽取滤波器两部分组成，Σ-Δ调制器采用过采样技术，将带内噪声平均分布在整个频带内，然后模拟信号转化为高频低精度的比特流信号，同时采用噪声整形技术，在调制过程中将大部分的噪声能量搬移到高频带；而数字抽取滤波器将调制器的高频低精度比特流信号进行降采样和低通滤波，使信号速率降到Nyquist频率，最终将调制器的高频低精度信号还原为低频高精度的数字信号进行输出。一般来说，调制器决定了整个Σ-Δ ADC所能达到的精度，而数字抽取滤波器则决定了整个Σ-Δ ADC的功耗和面积[1]。

传统的数字抽取滤波器一般由Hogenauer结构的级联积分梳状 (Cascade-Integrated-Comb, CIC)滤波器、系数对称的直接型补偿滤波器和半带滤波器组成。本文针对传统的数字抽取滤波器功耗和面积大的问题，提出了一种新型结构，对于CIC滤波器，采用改进的Hogenauer结构代替传统Hogenauer结构，以此来提高积分器的性能；对于补偿滤波器和半带滤波器，在采用多相分解(Polyphase Decomposition)技术和规范符号字(Canonic Signed Digit，CSD)编码技术对传统的结构和系数进行初步优化后，再根据滤波器长度的奇偶性和系数的对称性特征，采用奇偶优化法进一步优化补偿滤波器结构，最终使整个数字抽取滤波器达到低功耗、小面积的目的。

1 数字抽取滤波器设计

本设计中，模拟调制器为2阶1位量化的前馈积分器(Cascode-Integrator-Feed Forward，CIFF)结构，采样频率为10 MHz，过采样率为256，有用信号带宽为10 kHz，考虑性能和面积的折衷，整个ADC将数字抽取滤波器的设计指标定为：具有线性相位，通带纹波在±0.01 dB以内，阻带衰减不低于120 dB，分辨率为16位，需要实现的信噪失真比(SNDR)不低于86 dB，有效位数(ENOB)不低于14位。

根据模拟调制器的结构和整个ADC对数字抽取滤波器的要求，数字抽取滤波器应为低通滤波器，其降采样率应为256，采用三级滤波器结构实现，其组成结构框图如图1所示。

图1 数字抽取滤波器结构组成框图

1.1 级联积分梳状(CIC)滤波器

CIC滤波器由于其结构简单(无乘法器，只有加法器、积分器和寄存器)、系数为1、易于实现，是一种基于零点相消的有限冲击响应(Finite Impulse Response, FIR)滤波器，非常适合工作在高速系统中，一般作为多级抽取系统中的第一级，其传输函数为

式中：表示CIC滤波器的降采样率；–1为延迟单元；为差分延迟因子(一般取1或2)；为CIC滤波器的级数。对于和CIC滤波器直接相连的前级阶调制器来说，为了让滤波器拥有足够的噪声衰减，CIC滤波器的级数一般要大于等于调制器的阶数加1[2]，即满足

本设计调制器的阶数=2，所以CIC滤波器的级数应取3，但是本设计对整个滤波器的要求更为严格，这里取=4，=64，=1。而CIC滤波器一般分为递归型(Recursive)结构和非递归(Non-Recursive)型结构，由于系统要求线性相位，所以选择递归型结构，并选用改进型的Hogenauer结构实现，如图2所示。

图2 CIC滤波器的改进型结构(R=64，N=4，D=1)

改进型Hogenauer结构与常规型Hogenauer结构唯一的不同是积分器上的延迟单元z1位置，前者将z1放在主线上，后者将z1放在反馈环上，两者实现的电路功能没有本质区别，但是改进型Hogenauer结构的性能要优于传统型Hogenauer结构的性能[3]，并且，这样做相当于插入了流水线寄存器，在CIC滤波器级数较多时，其最高时钟频率远高于传统型Hogenauer结构。

但是递归型结构的CIC滤波器有一个缺点，就是在降采样因子和级数比较大的时候，由于积分器的不断累加，此时内部寄存器字长的长度有限，数据将会溢出，造成系统不稳定。所以，为了保证CIC不产生溢出，其内部寄存器字长需满足

式中：为CIC滤波器级数；为CIC滤波器的降采样率；in为调制器输出的比特流位数。这里in= 1 bit，所以CIC滤波器的寄存器字长out=25 bit。

1.2 补偿滤波器

CIC滤波器作为整个数字抽取滤波器的第一级，在进行大倍率抽取时存在一个问题，随着级数和降采样率的增大，CIC滤波器在其通带范围内的滚降会越来越大[4]，这无疑会使整个滤波器的通带纹波不符合设计要求，造成整个ADC系统的信噪比下降，因此必须使用补偿滤波器对其通带滚降进行补偿，达到频率补偿的目的。

由式(1)知，CIC滤波器的幅频响应可以用下式表示，即

为了准确地对CIC滤波器的通带滚降进行补偿，在通带范围内，补偿滤波器必须要满足和CIC滤波器相反的幅频特性，那么补偿滤波器的幅频响应为

另外，补偿滤波器不仅要完成对CIC滤波器的通带滚降进行补偿的功能，还要完成2倍降采样的功能，其幅频特性曲线如图3所示。

图3 补偿滤波器幅频特性曲线

将CIC滤波器和补偿滤波器级联之后，补偿滤波器对CIC滤波器的补偿效果图如图4，MATLAB仿真结果表明，经过补偿后的滤波器通带纹波只有–0.002 114 774 dB，符合设计指标要求。

图4 补偿滤波器补偿CIC滤波器之后的效果

传统的带抽取的补偿滤波器是直接型(Direct Form)结构，如图5，其全部的运算单元(延迟单元、加法器、乘法器)工作在2倍降采样单元之前，功耗比较大。

图5 传统的直接型补偿滤波器结构

为降低功耗和面积，本设计的补偿滤波器对传统的直接型结构进行了改进和优化，该结构较传统结构做出的主要改进有：

一是根据Noble恒等式原理[5]，如图6，将2倍降采样单元的位置提前(调制器部分有抗混叠滤波处理)，放在全部的运算单元之前，使全部的运算单元工作在补偿滤波器一半的采样频率下，从而有效降低整个补偿滤波器的功耗。

图6 经Noble等效后的补偿滤波器结构

二是利用多相分解技术[6]，如图7，将直接型的补偿滤波器结构变为多相分解直接型(Polyphase Decomposition Direct Form)结构，也即将原直接型结构中只包含一条信号通路的电路转换为多相分解直接型中的奇偶两条信号通路，以此去掉在信号速率转换过程中的冗余计算，从而大大提高运算速度。

图7 多相分解直接型的补偿滤波器结构

三是根据FIR滤波器系数的对称性，将多相分解直接型结构进一步改进，变换为系数对称的线性相位型(Linear-phase Form)结构[7]，并提出一种奇偶优化法，针对滤波器长度的奇偶性情况，来对奇偶支路进行不同的结构优化，见图8。根据滤波器理论知，FIR滤波器的系数个数与滤波器的长度相等。奇偶优化法的具体思想就是根据补偿滤波器长度的奇偶性分为以下两类：

（1）当补偿滤波器的长度为奇数时，偶支路有(+1)/2个系数，奇支路有(1)/2个系数。单独从奇支路或偶支路上来看，该支路上第一个系数与最后一个系数相等，第二个系数与倒数第二个系数相等，依此类推。若(+1)/2为奇数，(1)/2为偶数，则偶支路上中间的那个系数有且只有一个，其他相等系数关于这个中心位置左右对称分布，奇支路上相等系数关于中心对称，将相同的系数上的抽头数据先相加，再与此系数相乘，结构便可由图7的多相分解直接型结构改进为图8(a)的结构；若(+1)/2为偶数，(1)/2为奇数，则偶支路上的相等系数关于中心对称，奇支路上中间的那个系数有且只有一个，其他相等系数关于这个中心位置左右对称分布，同理，将相同的系数上的抽头数据先相加，再与此系数相乘，结构便可由图7的多相分解直接型结构改进为图8(b)的结构。此时，图8(a)或图8(b)结构中的补偿滤波器最终系数个数均减为(+1)/2个。

(a)为奇数时( (+1)/2为奇数，(1)/2为偶数)

(b)为奇数时( (+1)/2为偶数， (1)/2为奇数)

(c) M为偶数时(奇偶支路上均有M/2个系数)

（2）当补偿滤波器的长度为偶数时，奇支路和偶支路上的系数个数相等，均为/2个，这种情况下，奇支路的第一个系数与偶支路的最后一个系数相等，奇支路的第二个系数与偶支路的倒数第二个系数相等，依此类推，奇支路的最后一个系数与偶支路的第一个系数相等，将相同的系数上的抽头数据先相加，再与此系数相乘，此时补偿滤波器便可由图7的多相分解直接型结构改进为图8(c)的结构。此时，最终系数个数减为/2个。

系数对称和奇偶优化之后的结果就是，就多相分解直接型的结构而言，改进的系数对称的线性相位型结构减少近50%的乘法运算量。

在设计中，补偿滤波器的通带频率设为10 kHz，阻带频率设为68 kHz，设计出来滤波器长度为14(滤波器阶数为13)，属于奇偶优化法的第（2）类情况，所以最终得到的补偿滤波器结构如图9所示。

图9 本文的补偿滤波器实现结构(滤波器长度M=14)

1.3 半带(Half-band)滤波器

半带滤波器是一种特殊的FIR滤波器，只能进行2倍抽取或者内插的应用，它的通带纹波和阻带纹波是相等的，并且通带截止频率和阻带起始频率关于中心频率π/2对称，其频率响应满足

其幅频特性曲线如图10所示。

半带滤波器还有一个特点就是其有将近一半的系数为零，因此，在实现这种滤波器时其运算量比同等长度的线性相位滤波器减少了近一半，具有非常大的应用价值。

本设计中半带滤波器的采样频率为78.125 kHz，过渡带宽设为19.0625 kHz，得到的滤波器长度为31(滤波器阶数为30)，这里利用多相分解技术和系数对称性[8]，得到其结构如图11所示。

图11 多相分解线性相位直接型结构半带滤波器

整个数字抽取滤波器的结构确定之后，结合调制器的结构，在MATLAB/Simulink中搭建行为级模型，如图12所示。

图12 Σ-Δ ADC的Simulink行为级模型

在考虑非理想因素后，如图13，MATLAB/Simu- link仿真结果表明，当ADC输入正弦信号频率为5 kHz时，调制器输出数据经快速傅里叶变换(Fast Fourier Transformation, FFT)分析后，SNDR为94.2 dB，SFDR为96.1 dB，ENOB可达15.36 bit，THD为96.1 dB，而滤波器输出的数据经FFT分析后，SNDR为94.2 dB，SFDR为96.1 dB，ENOB可达15.36 bit，基本与调制器性能保持一致。

(a) 调制器频谱，2 048 000点FFT

(b) 滤波器频谱，6000点FFT

图13 调制器和滤波器输出频谱

Fig.13 The output spectra of modulator and filter

2 滤波器实现与仿真分析

该数字抽取滤波器的RTL级设计采用Verilog HDL实现。考虑到乘法在硬件实现时非常耗费硬件资源，所以与补偿滤波器和半带滤波器的系数有关的乘法运算采用移位加减实现，为了进一步减少移位加减运算的次数，系数均采用CSD编码，这样比直接用二进制表示的系数移位加减运算减少近33%的运算量[9]。考虑到芯片引脚的使用情况，为节约硬件资源，并方便整个ADC芯片与外部进行通信，设计时加入了SPI通信模块，将滤波器的16位并行数据转换为1位串行数据进行输出。另外，设计时加入了误差校准模块，以此来消除整个ADC的失调误差和增益误差。

整个Verilog代码的前仿真在ModelSim中进行，滤波器的功能仿真结果和性能分析结果如图14和图15所示。

图14 滤波器功能仿真结果(前仿真，时域波形图)

图15 滤波器性能仿真结果(前仿真，6000点FFT)

实现的数字抽取滤波器在基于Xilinx公司Virtex-5 FPGA的XUPV5-LX110T开发板上进行了板级验证，并采用了ChipScope Pro在线逻辑分析仪采集ADC输出数据进行分析，功能和性能达标。

本文提出的结构和传统结构消耗资源对比情况如表1所示。

表1 硬件资源消耗对比

Tab.1 The comparison of hardware resource consumption

表1表明，在保证功能和性能的前提下，和传统结构相比，本结构实现的数字抽取滤波器在寄存器资源的使用上减少了约41.7%，在查找表资源的使用上减少了约48.5%，结构优化效果明显。

本文的数字抽取滤波器基于110 nm CMOS工艺进行版图设计，并在设计过程中添加了门控时钟进行功耗优化，整个∑-Δ ADC芯片(不带PAD)的版图如图16所示，白色框内的即为数字电路版图(包括数字抽取滤波器和SPI)，面积约为0.31 mm×0.81 mm，功耗约为376 μW。

图16 Σ-Δ ADC的版图(白色框内的即为数字抽取滤波器)

在ModelSim中添加.sdf文件进行后仿真，仿真结果如图17和图18。在输入正弦波信号频率为5 kHz，降采样率为256的情况下，对ModelSim后仿真的滤波器输出数据作6000点FFT分析，得到的频谱如图18所示，后仿结果表明，SNDR为91.5 dB，SFDR为97.0 dB，有效位数达14.91 bit。

图17 滤波器功能仿真结果(后仿真，时域波形图)

图18 滤波器性能仿真结果(后仿真，6000点FFT)

需要说明的是，图17中出现的尖峰或毛刺问题，它们出现在滤波器输出数据DOUT进行更新的时刻，这个现象出现的原因是由于在布局布线之后不同的线延时造成的，而SPI对DOUT中的数据进行采样时采的是在稳定之后的值，因此这样采样仍然正确；图18中的性能分析是以最差工艺角和最大延时为例进行说明的。滤波器的前仿和后仿性能差别不大，与建模的性能相比，差2.7 dB，这是由于在硬件实现时，滤波器的系数是有限字长，而建模时是无限字长，数据截位会使得性能有所下降。

表2为本文与其他文献的滤波器参数比较。比较结果表明，在保证功能和性能的前提下，本文所提出和设计的滤波器在低功耗和小面积方面的优势比较突出。

表2 本文与其他文献的数字抽取滤波器参数比较

Tab.2 Digital decimation filter’s parameter comparison between this paper and other literatures

3 结论

设计和实现了一种16位10 MS/s Σ-Δ ADC中的低功耗数字抽取滤波器。该滤波器将Noble恒等式定理、多相分解技术、CSD编码技术和奇偶优化法巧妙地进行结合，对传统结构进行多次改进和优化，减少了约41.7%的寄存器资源和约48.5%的查找表资源，最终在110 nm CMOS的工艺上实现，其面积仅为0.25 mm2，功耗仅为0.376 mW，SNDR为91.5 dB，ENOB为14.91 bit，满足设计要求，实现了低功耗、小面积的目的。

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（编辑：陈渝生）

A low power digital decimation filter for Sigma-delta ADC

WANG Jie1,2, LIU Huijun1,2, XIE Liang1,2, JIN Xiangliang1,2

(1. Institute of Physics and Optoelectronics Engineering, Xiangtan University, Xiangtan 411105, Hunan Province, China; 2. Hunan Engineering Laboratory for Microelectronics, Optoelectronics and System on A Chip, Xiangtan 411105, Hunan Province, China)

A low-power digital decimation filter for Sigma-Delta ADC was designed. The filter consisted of a CIC filter, a compensation filter and a half-band filter. In the design, the power consumption of the whole filter was reduced by using Noble's identity principle, polyphase decomposition technique and CSD encoding technique. According to the parity of the length and the symmetry of the coefficients of the compensation filter and the half-band filter, a parity optimization method was presented to optimize the structure of the filter again. This method could also further reduce the power consumption of the entire filter, therefore, the purpose of low power consumption was achieved. Based on the 110 nm CMOS process, and under the circumstance of 10 MHz sampling frequency, 5 kHz sinusoidal input signal frequency and 256 times down sampling rate, the post simulation results show that the signal-to-noise and distortion ratio(SNDR) of the filter is 91.5 dB, the spurious free dynamic range(SFDR) is 97.0 dB, and the effective number of bits(ENOB) is 14.91 bit. The area of digital circuit (with SPI) is about 0.31 mm×0.81 mm, and the total power consumption is only 376 μW at a power supply of 1.5 V.

Sigma-Delta ADC; low power; digital decimation filter; polyphase decomposition; coefficient symmetry; parity optimization method

10.14106/j.cnki.1001-2028.2017.11.010

TN492

A

1001-2028（2017）11-0052-08

2017-08-28

谢亮

国家自然科学基金资助(No. 61274043)；国家自然科学基金资助((No. 62173010)；湖南省自然科学杰出青年基金资助((No. 2015 JJ1014)

谢亮（1983－），男，湖南郴州人，副教授，博士，研究方向为ASIC设计、ADC、红外传感，E-mail: xieliang_007@163.com ；

汪杰（1992－），男，湖北大冶人，研究生，研究方向为数字集成电路设计，E-mail: 18216416615@163.com 。

2017-11-02 15:46

网络出版地址： http://kns.cnki.net/kcms/detail/51.1241.TN.20171102.1546.010.html