速度-张力型三电机协调同步控制平台研制

李 景,李 慧,,刘星桥

(1.淮阴工学院,淮安223001;2.江苏大学,镇江212013)

0 引 言

随着现代工业化的发展,多电机同步协调控制的应用越来越广泛,例如在纺织、造纸、印染等行业[1]。伴随着智能信息技术的发展,对多电机同步协调控制系统的实时性提出了更高的要求,传统的多电机系统多采用总线轮询式控制,控制周期长,控制实时性差,已经不能满足三电机、乃至多电机同步系统的需求。文献[2-4]提出了在传统PLC总线控制平台下三电机系统的同步协调控制,分别对系统的动态性能、稳态性能以及解耦性能进行了实验和分析,系统控制稳定,但存在一定的超调量,跟踪存在一定的稳态误差;本控制平台即对其进行重新改造,以多微处理器为控制核心,以CPLD的硬件同步特性为控制特色,提高系统的调节时间,降低系统的超调量,进一步提高系统的跟踪精度和解耦性能,从而提高整个控制系统的控制性能。本文将以速度-张力型三电机同步协调控制系统为例,提出了基于多处理器的速度-张力型三电机同步测控系统方案,采用CPLD多RS485总线并发同步控制模式,在同等通信波特率下能够将控制实时性提高3倍以上,为速度-张力型三电机协调同步控制平台研制提供了新的方案。

本文首先介绍了系统的总体设计框架,讨论了各个子模块的设计,分模块进行设计,对于CPLD部分,采用自上而下的模块化设计方案[5-9];接着对基于状态机的全数字纯硬件滤波器的滤波性能进行了测试,同时对本控制平台的通信速度和传统的PLC总线控制平台进行了比较测试,在该硬件实验控制平台下采用一阶模糊自抗扰控制策略对平台的方波跟踪性能进行测试,与传统的PLC总线控制平台的控制效果进行比较分析;最后通过解耦实验,PC机的服务器部分进行了综合测试。

1 平台总体设计

系统由CPLD控制模块、DSP控制模块、本地服务器等几大模块组成。系统结构图如图1所示,由CPLD通过增量式圆光栅编码器实时采集主电机速度,由张力传感器结合变送器采集并处理两组张力数据送DSP处理,DSP和CPLD通过数据线直接相连,DSP和计算机服务器之间采用RS232串行连接,CPLD利用状态机组建RS485网络通过SP3485控制3路变频器对3台异步电机同时进行控制。

图1 系统总体结构图

2 各子模块设计

2.1 CPLD控制模块设计

CPLD控制模块主要采用层次化设计方案[5],系统分为3个层面,即顶层、中间层和底层模块设计部分。

2.1.1 CPLD顶层模块设计

在顶层设计中主要包括测频模块、显示模块以及通信模块等中间层模块。顶层模块图如图2所示。

图2 CPLD部分系统模块图

2.1.2 CPLD中间层模块设计

对应顶层文件中的每一个模块进行展开,都是一个独立的设计单元,可以独立仿真调试,这里称为中间层模块。根据图2可知,系统包含测频、显示以及通信3大中间层模块。

(1)通信模块

通信模块可以分为同单片机SPI通信模块(mcu_cpld)、同PC机RS232通信模块(pc_cpld)、与DSP数据通信控制模块(dsp_cpld)、以及多RS485变频器通信模块(mmv_cpld)等模块,具体模块图如图3所示。

图3 通信模块图

其中mcu_cpld模块是CPLD同单片机SPI通信模块,模块中的mcu_cs,mcu_data,mcu_clk分别是SPI通信的片选信号、数据线以及时钟线;mcu_mode[1..0]是译码功能选择端,zl_set[31..0]是张力设置的数据,sudu_set[31..0]是主电机速度设置数据,zl_data[31..0]是张力传感器实时采集的数据。

dsp_cpld模块是CPLD同DSP通信模块,该模块主要包含两部分,一部分是CPLD向DSP发送数据模块,DSP采用中断进行介绍;另一部分是DSP向CPLD发送数据模块,此时CPLD负责接收,采用SPI通信模式。模块中的cpld_int是DSP同CPLD的握手信号,cpld_in[31..0]是待输入的测频信号,dsp_clk,dsp_data,dsp_cs分别是同DSP通信SPI的时钟线、数据线以及片选信号;模块输出信号data_out[7..0]是送往DSP的8位并行信号,数据是分批送给DSP,Data_states[3..0]是状态线,用来区分送往DSP的数据的性质,y_test是测试信号。

mmv_cpld模块是同变频器之间多RS485总线控制模块,模块中的 mmv_txd1,mmv_rst1,mmv_txd2,mmv_rst2,mmv_txd3,mmv_rst3分别是送给变频器的速度、张力1、张力2的控制信号。

pc_cpld是同PC机通信的模块,pc_key是PC机发送数据的启动触发信号,fre[31..0]是速度的测频数据,pc_txd,pc_rxd分别是同PC机通信的发送和接收控制信号。

(2)显示模块

显示模块可以分为驱动信号分频模块、数码管显示模块。设计方法较常规,此处不再多述。

(3)测频模块

测频模块可以分为全数字滤波以及等精度测频等两大模块,具体模块图如图4所示。

图4 测频模块图

图4 中,fin_code是来自增量式圆光栅编码器的单相脉冲信号,clk是系统的基准时钟信号(50MHz),输出fre[31..0]是经过低通滤波以及等精度测频模块处理之后得到的合成信号,分别送DSP,PC机以及数码管显示,图3中最前面的是基于状态机的全数字低通滤波子模块,中间的是等精度测频控制模块,最后的是数据线合成模块。

2.1.3 CPLD底层模块设计

CPLD控制部分的最低层模块设计,这也是程序设计的基础,这里对本CPLD控制系统的主要底层模块进行设计,主要包含全数字滤波模块、等精度测频子控制模块、同单片机SPI通信模块、与DSP数据通信控制模块(分为发送和接收两个子模块)、以及多RS485变频器通信模块等几个子模块。

(1)基于状态机的全数字低通滤波器设计与仿真现场的编码器和电机轴是硬件连接关系,在电机运转时会产生机械振动,致使编码器的信号输出端会随机产生很多的高频毛刺,在计数时容易使测速模块产生误动作,从而影响测速精度。因此,在信号进入测速模块之前必须要进行滤波处理,硬件滤波虽然实现容易,但是滤波不精确,容易滤除有用信号,而软件滤波通常以牺牲速度为代价,而对CPLD而言,采用的并行处理结构,对运行速度不构成影响,只需要牺牲一部分资源,因此在资源允许的情况下采用数字式滤波效果好,性能稳定,不需要附加电路。因此,本文自主设计了基于状态机的全数字低通滤波器。

由于考虑实验中编码器输出信号不高于30 kHz,因此选择截止频率为30 kHz,对应30 kHz等占空比信号的脉宽近似在15 μs。经过大量的观察和分析可知:本系统编码器输出的干扰信号主要有正干扰和负干扰两种,干扰信号的频率在30 kHz～50 MHz之间,因此可以认为脉宽低于15 μs的信号都认为是干扰信号,测速时不予计数处理。具体设计思路如状态图5所示。

图5 全数字低通滤波模块状态ASM图

图5 中,S0代表初始状态,接收外部输入待滤波信号fin,计时值清零,停止计时;S1状态时启动计时器计时;S2状态产生时间装载控制信号并停止计时;S3状态检测计时时间是否小于15 μs,如果小于15 μs,认为是干扰信号,否则输出高电平;S4状态将计时值清零;S5状态启动新一轮计时,清时间装载信号;S6状态停止计时,产生新的时间装载控制信号;S7状态检测计时时间是否小于15 μs,如果小于15 μs,认定为干扰信号,否则输出低电平;S8状态清除计数值。

(2)等精度测频子控制模块设计

系统测速模块采用等精度测频,测量精度由预置门和被测信号两方面共同控制,测量的精度只与基准信号的频率和稳压度有关,而与被测信号的频率无关。系统基准信号采用CPLD主时钟50 MHz信号,因此可以保证在整个测量频段内测量精度不变,这就保证了主电机在不同速度段内能够保持相同的测速精度。

系统测速周期选择1 ms,由CPLD产生与被测信号同步的闸门信号,控制基准信号与被测信号同时进行计数,并将两路计数值送DSP进行计算,得到被测信号频率值。

如果忽略基准信号的频率准确度误差,系统的测频相对误差只与对基准信号计数产生的±1误差有关,而与被测信号频率无关。被测信号是编码器输出的信号,经过低通滤波处理之后的频率在30 kHz以内(对应速度1 000 r/min左右)。等精度测频模块的层次化设计模块图如图6所示。

图6 等精度测频模块图

图6 中,clk_1ms模块用来产生1 ms同步阈门信号,fre和fre_base分别是对待测信号和基准信号的测频模块。整个等精度测频模块采用图形文本混合设计方案,在顶层文件的设计中为增强程序的可读性,以简洁明了为主,主要采用图形化设计方案,底层文件的设计中多采用文本程序化设计,修改和注释方便。

(3)与DSP通信发送控制模块设计

CPLD主要通过设计状态机完成与DSP模块进行发送数据的通信,发送4个字节的测频数据,4个字节的单片机数据,一共8个字节的数据,结合状态字节采用分次传送的方法,经过8个时钟脉冲将数据传送给DSP,DSP主要采用中断接收后再组合的方法来进行设计。

(4)与单片机SPI通信控制模块设计

CPLD与单片机之间主要采用三线式(SPI模式)通信,数据线、时钟线、控制线作为输入,从单片机读入40位(5个字节)的数据,其中第一个字节为状态字节,用来判断具体的键盘命令以及检测到的张力数据,后面的4个字节为数据字节。从节省CPLD端口资源角度考虑,此处采用SPI串行通信模式,主要是采用构造状态机的方法来实现控制。

(5)多RS485总线并行控制模块设计

系统采用西门子MMV变频器,采用USS协议,首先在变频器面板上将控制方式设置为远程控制方式,具体设置如下:

a)通过P009设置为1,使能所有参数的读写访问。

b)通过P091设置3台变频器的串口连接从站地址0～31,因为3台变频器采用独立控制方式,因此该从站地址可以相同也可以不同,为了区分方便,可以分别设置为1,2,3。

c)通过P092设置串口波特率3～7,默认为6(波特率9 600 bit/s)。

d)通过P093设置串口通讯超时时间。

e)通过P094设置串行额定系统设定值。

f)通过P095设置USS的兼容性,选择默认即可。

g)通过P910将控制方式设置为远程控制方式,然后退出变频器参数修改。

USS协议分长报文与短报文两种方式,报文一共8个字节,长报文一共14个字节,此处采用短报文的方式,具体格式如表1所示。

表1 USS协议短报文格式

表1中,STX为起始字符,固定为16进制的02H;LGE为报文长度(去除起始字节和BCC);此处为0CH;ADR为串行子站地址;STW控制变频器运行;HSW用于设定变频器的频率值;BCC是前面所有字节的异或之后的值,用于校验。

CPLD将3台变频器的控制命令和频率值准备好,在同步控制信号作用下,同时以RS485方式发送给3台变频器,控制3台变频器同时按照不同方式进行工作。模块设计采用模块化设计方案,模块设计图如图7所示。

图7 多RS485并发通信控制模块设计图

图7 中,rs485_sudu,rs485_zl1,rs485_zl2分别是控制3台变频器RS485串行通信的控制模块,3个模块在同一个时钟信号wrn边沿下工作,在wrn的边沿处触发传送一组命令或者数据,同步启动3个模块工作,这样3路通信保存严格同步,大大节省了和变频器通信的时间,提高了控制效果,整个设计采用状态机协调实现,底层设计采用文本语言描述方式。

2.2 DSP控制模块设计

由于DSP芯片本身结构特点,DSP控制在数据处理方面具备比通用CPU更大的优势,此处DSP控制模块主要负责算法设计、彩屏控制以及与CPLD的通信等功能。此处采用一阶模糊免疫自抗扰控制算法,模糊免疫自抗扰控制是将现代模糊免疫算法与自抗扰控制算法相结合的一种控制方法,具有抗干扰能力强、鲁棒性好、响应速度快等多项优势。主流程如图8所示。

图8 DSP主流程图

从图8可以看出,在DSP通过中断接收来自CPLD的键盘设置命令以及实时频率值和张力数据,通过计算后检测控制命令,然后调用3个对应的算法模块,汇总后送CPLD进行同步驱动RS485总线控制3台变频器同时工作,最后调用彩屏驱动进行彩屏曲线显示。

2.2.1 模糊免疫自抗扰控制模块算法设计

自抗扰控制技术[10]是中科院韩京清教授提出的一种抗击扰动行之有效的方法。本文将自抗扰控制技术与模糊免疫控制技术[11]相结合,实现三电机同步系统控制,根据模糊免疫自抗扰控制算法,采用查表的方式实现模糊增益控制。系统算法采用C语言完成设计,算法主要包含以下几大部分:

(1)自抗扰内部状态量初始化模块初始化模块主要实现内部状态的初始化,主要对如下参数进行初始化,以主电机速度控制模块为例,初始化部分程序设计如下:

delt_u(0)=0.0;//控制量的变化量

z11(0)=0.0;//自抗扰状态量z1

z12(0)=0.0;//自抗扰状态量z2

u10(0)=0.0;//控制量

kp_1(0)=kp;//初始增益

(2)主电机速度模块模糊免疫自抗扰控制算法设计

模糊免疫自抗扰控制算法主要根据输入量以及输入的变化量,根据免疫规则实现,对自抗扰控制参数进行优化,在DSP的定时器中完成算法,定时器定时10 ms。设主电机速度控制模块的速度反馈值为y1(k)=ωr1,免疫因子为η1,主电机速度给定信号为v10(k),主电机速度子模块的模糊免疫自抗扰控制方程可以表示:

式中:非线性函数f1通过查表实现,首先根据免疫特性确定模糊规则,将模糊规则结合实际调试经验转换为对应的数据表格,输入量为u10和deltu_1,输出量为f1。

具体实现如流程图9所示。

图9 主电机速度模糊免疫自抗扰控制算法流程图

(3)张力1模块控制算法设计

张力1模块主要是对张力1的控制,采用模糊免疫自抗扰控制算法,设张力1控制模块的张力检测值为y2(k)=F12,免疫因子为η2,张力1给定信号为v20(k),张力1子模块的模糊免疫自抗扰控制方程可以表示:

根据式(2)结合模糊规则表,得到张力1模块的模糊免疫自抗扰控制流程图,如图10所示。

图10 张力1模块模糊免疫自抗扰控制算法流程图

(4)张力2模块控制算法设计

张力2模块主要是对张力2的控制,采用模糊免疫自抗扰控制算法。设张力2控制模块的张力检测值为y3(k)=F23,免疫因子为η3,张力2给定信号为v30(k),张力2子模块的模糊免疫自抗扰控制方程可以表示:

根据式(3)结合模糊规则表,得到张力2模块的模糊免疫自抗扰控制流程。

2.3 单片机控制模块设计

单片机主要实现键盘命令的采集、张力的采集、状态灯的显示以及同CPLD之间的通信,为CPLD控制模块节约资源,减轻CPLD负担,提高系统的性价比,设计比较简单传统,此处不再多介绍。

3 服务器部分程序设计

PC机服务器部分主要采用Delphi高级语言以及RS232串行通信来完成设计。服务器同下位机CPLD之间进行RS232串行通信,利用Mscomm控件来完成设计,服务器将从下位机获取的数据存入SQL数据库,同时在线显示。在服务器程序中还完成接收外来客户端的控制命令以及向下位机发送控制命令。考虑本文以底层硬件平台设计为主,因此服务器端具体的设计在此不再多述。

4 实验与分析

实验采用3台三相交流异步电机作为控制对象,电机额定转速为1 494 r/min,变频器为西门子变频器,处理器选用DSP2812微处理器,CPLD选用MAXII芯片EPM1270TC5,速度传感器采用增量式2048刻线圆光栅编码器,张力传感器采用SL-100传感器。硬件平台如图11所示。以模糊免疫自抗扰控制策略为例,测试手机客户端在线波形的质量。

图11 实验系统硬件平台

4.1 通信快速性能分析

传统的实验平台利用PLC+PROFIBUS总线控制3台变频器,采用轮询方式,一台变频器驱动一台电机完成一次通信需要传输16字节数据,波特率9 600 bit/s,西门子串行通信数据格式为1位起始位,8位数据位,1位奇偶校验位加上1位停止位,一共11位数据,即传输1个字节数据要传11位,对于3台变频器轮询方式完成一次完整的数据传输需要传输48字节数据,需要48/(9 600/11)=0.055 s,即55 ms左右,因此在PLC中通常选用OB100即设置100 ms作为一个控制周期。而采用改进后的本控制平台,采用基于USS协议的多RS485总线并发同步控制模式,将长报文的14字节改成了短报文控制方式(即8个字节),一次一台变频器控制一台电机需要传输8字节,波特率设置不变,也设置为9 600 bit/s,由于3台变频器是同时同步控制3台电机,因此完成一次完整的通信只需要传输8/(9 600/11)=0.009 16 s,即9.16 ms。控制周期可以设置为10 ms。从这可以看出,在同等波特率设置下,本控制平台实时性相比传统控制平台提高了近10倍,这也是本控制平台的一大特色所在。

4.2 基于状态机的全数字低通滤波性能测试

将主电机速度设定为300 r/min进行低通滤波性能测试。经过计算,测速编码器B相(选取两相中的其中一相)对应输出信号10 kHz左右,滤波前后信号的对比图以及放大对比曲线如图12所示。

图12 全数字滤波效果图

从图12可以看出,经过本全数字低通滤波进行处理之后,能够基本将所有的高频毛刺信号(高于30 kHz的信号)滤除干净。由于状态机的处理与判别需要时间,使得滤波后的信号比原始信号在相位上要滞后接近90°,但是由于本系统采用的是等精度测频,闸门信号与被测信号同步,因此,对系统的测频测速基本不构成影响。综上可知,基于状态机的全数字低通滤波器设计方案能够成功地实现了全数字滤波的功能,完全满足测速的需要。

4.3 主电机方波跟踪性能比较测试

采用一阶模糊免疫自抗扰控制算法对两种控制平台进行方波跟踪性能测试。传统的PLC控制平台控制周期T=100 ms,根据文献[11],ESO的数值仿真研究表明,参数βi1,βi2由系统的采样步长决定,其中:βi1=1/h,βi2=1/(5×h2)。 取 h=0.1 s,因此βi1,βi2分别选取为10,20。对应本控制平台,采样控制周期提高了十倍,T′=10 ms,因此,βi1_1,βi2_1分别选取为100,2 000。

速度参考给定信号为一200～400 r/min的标准方波信号,测试时间为60 s,主电机分别在传统的PLC控制平台和基于多微处理器的控制平台两种控制平台下跟踪该信号,跟踪曲线如图13所示。

图13 方波跟踪性能测试曲线

根据图13对方波跟踪的性能参数进行列表,如表2所示。

表2 两种不同控制平台下的方波跟踪性能结果

从表2可知,采用本控制平台(基于多微处理器的实验平台)可以大大提高控制系统的控制性能。在动态性能方面,系统调节时间比原有的PLC控制平台快了0.53 s,系统起动超调量大大得到抑制,本实验平台下的系统超调量是传统PLC控制超调量的13.53%,相比传统的PLC控制平台想的系统超调量减小近7倍。在系统的稳态性能方面,跟踪最大误差相比传统的PLC控制平台减少了60.53%。

5 结 语

通过本测控系统的多次性能测试,系统利用CPLD的并行特性以及引入DSP芯片在一定程度上提高了系统的实时性以及数据处理能力,为快速多总线复杂算法控制提供了新的设计思路,为三电机乃至多电机同步测控系统平台的研制提供了新的参考方案,具有较强的实用性以及推广价值。