基于HMC983+HMC984套片的频率综合器的设计与实现

贾素梅，郭红俊，杨康，刘欣

（1.河北工业大学信息工程学院，天津 300401；2.邯郸学院信息工程学院，河北邯郸 056001；3.中国电子科技集团公司第54研究所，河北石家庄 050081）

基于HMC983+HMC984套片的频率综合器的设计与实现

贾素梅1,2，郭红俊2，杨康2，刘欣3

（1.河北工业大学信息工程学院，天津 300401；2.邯郸学院信息工程学院，河北邯郸 056001；3.中国电子科技集团公司第54研究所，河北石家庄 050081）

高性能的频率综合器会直接影响到雷达、通信、遥测遥控、电子对抗等电子系统的性能，其主要技术指标包括低相噪、低杂散、小步进、宽频带等．本文基于某工程的实际需求，根据锁相合成技术，采用HMC983+ HMC984套片研制了一款S频段步进为100 Hz的频率综合器，针对设计中小数分频杂散较高的特点，提出了一种可变参考频率的方案，通过避开鉴相频率的整数点有效降低了小数分频中的杂散，同时，鉴相频率的提高使得N值降低，相位噪声恶化减小．测试结果表明，随着鉴相频率的提高，N值降低，相位噪声恶化减小，样机杂散指标最差点为72 dBc．

频率综合器；锁相环；小数分频；低杂散；低相噪

频率综合器是GSM、CDMA、3G、4G、GPRS、WLAN、蓝牙等无线接入技术以及雷达、电子对抗、航空航天等系统中的核心部件，是维持整个电子系统正常工作的关键．它的主要性能指标有：宽输出频率范围、低相位噪声、低杂散、小步进等[1]，而小步进、低相位噪声、宽输出频率在锁相环设计中是相互矛盾的2，小数分频方案可以解决这一矛盾，但小数分频固有的杂散问题成为其在频率综合器中广泛应用的制约因素．本文基于HITTITE公司的新型锁相环（PLL）套片HMC984+HMC983，采用小数分频方案设计了一种低相噪、低杂散、小步进的S频段频率综合器．

1 主要性能指标与总体方案

本文设计实现了一款S频段频率综合器，主要技术指标为：工作频率2 520～2 560MHz，步进100Hz，

相位噪声指标95 dBc@10 kHz，杂散指标60 dBc．从技术指标要求可以看出该S频段频率综合器的步进较小，如果采用直接数字频率合成（DDS）+锁相环（PLL）的方案虽然可以实现，但频率成分复杂，组合干扰多，需要大量的滤波放大电路，将导致成本增加，功耗增加，可靠性下降，体积变大．而采用整数单环锁相环，由于锁相环中N分频器的N值非常大，相噪和杂散根本无法保证[3]．因此，本设计考虑采用小数分频锁相环，但在以往的高指标频率综合器的设计中，较难控制的小数杂散会导致小数分频锁相环的精度较差，这也成为人们避免采用小数分频锁相环的主要原因．在本方案中，首次使用了HITTITE公司的新型低相噪套片HMC984+HMC983[4]，完成小数分频的功能，通过调整鉴相频率的方法来避开杂散点．实现框图如图1所示，该频率综合器由双环实现，即锁相环PLL1和锁相环PLL2．PLL1为整数分频锁相环，即除N1分频器的N1值为整数．PLL1由鉴相器（PD 1）、环路滤波器（LPF1）、压控振荡器（VCO1）构成，除N1分频器内置于PD1中，参考输入频率为100MHz，输出频率为200MHz．PLL1的输出作为PLL2的参考输入，PLL2为小数分频锁相环，即N2的值为小数．PLL2由鉴相器（PD 2）、环路滤波器（LPF2）、压控振荡器（VCO2）、除N2分频器构成，输出频率为2520～2 560MHz．PLL1、PLL2的分频比N1、N2由单片机控制，由单片机输出数据改变锁相环芯片的寄存器来实现100 Hz步进的输出频率．这种方案采用频率成分少，电路实现相对简单，大大减少了设备量[5]，缩小了体积，降低了成本．

图1 S波段频率综合器实现框图Fig.1 Frequency synthesizer for S-band

图2 杂散改善对比图Fig.2 The comparison of improving spurious

2 小数分频锁相环的设计方案

2.1 可变参考频率降低小数分频杂散

相比于整数锁相环，小数分频锁相环解决了高鉴相频率和高分辨率之间的矛盾，但小数分频的固有杂散问题限制了其在频率综合器中广泛应用，其中单环鉴相频率的整数边界点杂散又是影响小数分频杂散的主要因素，且在距离整数边界点越近的位置杂散越高．因此，在设计中，提出了一种可变参考频率的解决方案，大大降低了小数分频杂散．为了实现较高和可变的鉴相频率，方案中设计了一个输出频率为200MHz的整数锁相环，以此作为小数分频锁相环的参考输入．通过单片机程序控制小数环鉴相器的除R分频器的值，设置R值为4或5．这样，鉴相频率为50MHz或40MHz，具体分段情况如下：1）输出频率为2 520～2 549MHz，R= 4；2）输出频率为2549～2551MHz，R= 5；3）输出频率为2 551～2 560MHz，R=4．

采用该方案成功避开了整数边界点，使杂散指标大大改善．采用可变鉴相频率前后杂散改善对比如图2所示．在图2a）中鉴相频率为50MHz，f1为2 550.1MHz，f2、f3的频率为f1±100 kHz，f4、f5的频率为f1±200 kHz．在图2b）中鉴相频率为40MHz，f1为2 550.1MHz，f2、f3为f1±1400 kHz左右．由图可以看出，通过改变鉴相频率的方法，杂散抑制由59 dB变为100 dB，小数分频的杂散得到了有效抑制．

2.2 小数分频锁相环中的相位噪声

由于环路一的引入，不可避免的会恶化参考源的相位噪声．针对本方案，使用Hittite PLLDesign工具分析了参考源相噪恶化的程度以及这种恶化对最终输出相位噪声的影响．图3a）给出了仅采用PLL2输出2550MHz的相位噪声曲线，图3b）给出了采用PLL1与PLL2组合输出2 550MHz的相位噪声曲线．

通过比较仿真结果，可以看出使用PLL1+PLL2的方案会造成1～100 kHz间的相位噪声值的恶化，但是恶化的程度不大，而整数边界点杂散却得到了有效抑制．由相位噪声仿真图可知，该方案的相位噪声能够满足指标要求．在具体PLL1的电路设计中，采用超低基底噪声的锁相环芯片（HMC704），超低相位噪声的VCO（ROS-244+）来获得更低的相位噪声．

2.3 小数分频器与鉴相器芯片的选取

本系统提供的参考源100MHz的频率准确度为1× 1011，对于整数锁相环来说，频率准确度与外源相同．但对于小数锁相环来说，则取决于芯片中调制器的最大位数，最小频率分辨率的表达式如下

其中：Ffrac为小数部分的输出频率；N为芯片中调制的最大位数．

为了取得更高的频率分辨率，分频器采用HITTITE公司2011年12月份最新推出的内置48位调制器的HMC983，该芯片与鉴相器HMC984组合使用[6]．小数分频器HMC983是一款DC-7GHz的小数分频器，采用SiGe BiCMOS结构，调制的最大位数为48位，最大鉴相频率为50 MHz，由式1可知最小频率分辨率为8.89×108Hz，即频率精度最大为8.89×108Hz，可以满足一般的工程应用．

图3 相位噪声对比图Fig.3 The comparison of phasenoise

图4 相位噪声测试结果Fig.4 The testofphasenoise

3 设计结果

使用E4404频谱分析仪对设计实物的相位噪声和杂散进行了测试，分别得到2 550.1 MHz频点的相位噪声曲线和40 MHz鉴相、50MHz鉴相的杂散测试结果．从相位噪声曲线图4中可看到，在偏离载波100～106Hz频段内曲线整体较为平滑，表明杂散抑制较好，并且偏离载波100Hz，1 kHz，10 kHz，100 kHz的相位噪声分别为

93.20dBc，101.14 dBc，99.49 dBc，108.15 dBc，完全满足系统提出的相位噪声指标为95 dBc@10 kHz的性能要求．40MHz鉴相的杂散测试结果如图5，输出频率为2 550.1MHz，杂散抑制为

72dBc，满足系统60 dBc的要求，输出频率为2550.1MHz，鉴相频率为50MHz时的杂散测试结果如图6所示，偏离鉴相频率整数倍边界点的杂散为59 dBc．从测试结果可以看出，S波段频综的相位噪声与杂散抑制满足系统指标要求，也证实了该设计方案的可行性．

4 结论

本文详细介绍了基于HMC983+HMC984套片小数分频频率综合器的设计实现，这种方案的应用改变了超小步进频率综合器综必须采用DDS+PLL实现的局面，对小数分频锁相环在工程实践中的大规模应用提供了指导和借鉴．

图5 频率综合器杂散测试图Fig.5 The testofspuriousof Frequency synthesizer

图6 整数边界点杂散测试图Fig.6 The testof spurious spectrum at integral

[1]茅敏．HF-S波段频率综合器的实现技术研究[D]．四川：电子科技大学，2013．

[2]庄卉，黄苏华，袁国春．锁相与频率合成技术[M]．北京：气象出版社，1996：69．

[3]刘愿．基于Sigma-delta调制器的小数N频率综合器设计[D]．陕西：西安电子科技大学，2009．

[4]Hittite Integrated Products．HMC830Datasheet[EB/OL]．2014-04-03．http://www.aa. Washington.edu/AERP/CRYOCAR/Papers/sae97.pdf．

[5]刘欣．基于DDS+PLL组合的高性能频率综合器研究[C]//第26届全国通信与信息技术学术年会论文集．云南：无线通信专业情报网，2011，11：333-335．

[6]HittiteProductApplication Note．Lock DetectControlofPLLs-VCOs[EB]．2014-10-21．http://www.aa.Washington.edu/AERP/CRYOCAR/Papers/sae97.pdf．

[责任编辑 代俊秋]

Design and implementation of frequency synthesizer by HMC983+HMC984

JIA Sumei1,2，GUOHongjun2，YANG Kang2，LIU Xin3

(1.Schoolof Information Engineering,HebeiUniversityof Technology,Tianjin 300401,China;2.Schoolof Information Engineering, Handan College,HebeiHandan 056001,China;3.The54th Research InstituteofCETC,HebeiShijiazhuang 050081,China)

Abstrcat The performanceof radar,communication,telecontroland telemetering,electronic countermeasuresandother electronicsystems is im pacted directly by thehigh performance frequency synthesizers,itsperformance indicators include: low phasenoise,low spurious,smallstep,andw ideband.Thepaper issupported by aprojectdemand,using the theoretical analysis of phase-locked loop(PLL);The Sband frequency synthesizer is developed by HMC983+HMC984,and the frequency step of the Sband frequency synthesizer is 100Hz.This paper introducesa solution of fractionalPLL tomeet w ith the frequency step demand.A reference frequency changed solution isproposed to overcome thehigh spurious level of the fractionaldivider.The spurious level can be reduced by avoiding the integer pointsof PD frequency,Meanwhile, the phasenoisedeterioration easesw ith the decreasingof N-dividerdueto the increasingofPD frequency.The testresults show the largestspuriousof prototypemachine is-72 dBc.

frequency synthesizer;phase-locked loop(PLL);fractional-N;low spurious;low phasenoise

TN911.72

A

1007-2373(2015)02-0016-04

10.14081/j.cnki.hgdxb.2015.02.004

2014-11-10

河北省应用基础研究计划重点基础研究项目（13960306D）；河北省自然科学基金（F2014109015）

贾素梅（1981-），女（汉族），讲师，博士．

数字出版日期：2015-04-16数字出版网址：http://www.cnki.net/kcms/detail/13.1208.T.20150416.1151.011.htm l