基于LVDS传输电缆均衡器的可靠性分析

郭柳柳 ，甄国涌 ，刘东海

(1.中北大学 电子测试技术国家重点实验室，山西 太原 030051；2.太原市华纳方盛科技有限公司，山西 太原 030051)

0 引言

双绞线为有损耗的传输线，其传输损耗与信号频率的平方根和长度的乘积成正比，频率过高致使信号产生失真和畸变，引起数字码元间的串扰。为了使信号的传输质量得到可靠保证，均衡器稳定、可靠地工作显得尤为重要。

1 长距离传输硬件设计

被测设备采编器板卡与测试设备转接器之间由穿过多个设备舱的、总长为100 m的双绞线电缆连接，接口处采用J14H系列电连接器相连，如图1所示。被测设备采编器板卡主要功能之一是将采集卡采集的图像数据编帧后存入存储器，并通过转接器板卡将图像数据实时传输给地面测试台设备。图1所示的通信通道采用10位的LVDS串行/解串器以及电缆驱动器/均衡器芯片组,驱动器能在最高400 Mb/s的数据速率下驱动50Ω传输线，而自适应电缆均衡器能自适应地对不同长度的双绞线进行均衡，适用的数据速率范围为50 Mb/s～650 Mb/s，且具有极低的抖动性能[1-2]。传输线采用特性阻抗为100Ω的屏蔽双绞线，提高高速传输的抗干扰性。驱动器输出端口匹配50Ω电阻R1/R2，电缆末端R3/R4为24.9Ω，用于终端匹配以及均衡器信号输入调节。为减少振铃现象，在均衡器差分输入端串联100Ω电阻R5/R6。R7/R8为75Ω，用于差分输出接口负载匹配。

2 现象阐述及问题分析

2.1 现象阐述

采编器板卡FPGA为SN65LV1023A串行器引脚TCLK提供14.745 6 MHz工作频率，串行数据通过D0+和D0-生成LVDS信号，同时转接器的FPGA配合串行器工作，为解串器SN65LV1224B引脚REFCLK提供14.745 6 MHz参考解串时钟。结合串行/解串器的工作时序，系统上电后，FPGA通过给串行器的同步信号SYNC1大于6个时钟的高电平后，串行器自动发送1 026个同步码(0x01F)，解串器从内嵌时钟的数据中重建并行时钟，并用此时钟来选通输出锁存器及输出数据。

图1 长距离传输硬件设计

系统上电后，在没有接收有效命令前，采编器板卡串行器一直发送同步码确保快速同步，调试过程中发现系统上电后解串器LOCK输出信号一直拉高，即解串器没有同步上串行器。经测量发现解串器的RI+/RI-引脚没有信号，测量其前级电路发现均衡器CLC012差分输出引脚也没有信号输出，但是其输入引脚却有差分信号。经过多次系统上下电测试，发现均衡器CLC012一直没有输出信号，而测量其供电系统是正常稳定的。

2.2 问题分析

由于均衡器直接连接到电缆。因此它很容易受ESD、EMI/RFI和器件所产生的噪声影响。为提高均衡器整体工作性能，板卡PCB布局时已经在此方面采取相应措施[3]。

2.2.1 硬件物理层分析

CLC012均衡器AEC+和AEC-端的差分电压与传输线长度成正比，（对于第5类双绞线，此差分电压约为2.5 mV/m），当这一电压超过500 mV时，不能再提供更多的均衡。设计中的100 m 5类屏蔽双绞线电缆是由6段等长的15 m以及一段10 m的电缆组成，中间经过7对J14H系列连接器。这种多段电缆串联的长线传输对信号的衰减较大，同时电缆上的多对接插件会导致传输线路阻抗不连续，信号反射严重引起波形畸变过大[4-5]，由此可能导致均衡器工作异常。将6段的15 m电缆去掉，测试10 m的一段电缆，对换前后的驱动器输出信号和均衡器接收信号分别如图2所示。

图2 电缆测试波形

由图2可见，时钟周期约为68 ns(14.745 6 MHz)，数据为同步码0x01F。驱动器输出电压值约为700 mV(峰-峰值)，经过100 m传输后，经过均衡器输入分压为176 mV(峰-峰值)，10 m 传输后则为 360 mV(峰-峰值)。 由测试结果可见，10 m的传输信号效果不管从衰减还是畸变程度上都远比100 m的小，理论上均衡器有能力对此波形进行均衡，但实际应用中均衡器仍然没有信号输出。

2.2.2 数据链路层分析

一般来讲，均衡器只能在一定频带内具有一定的均衡能力，理论上CLC012均衡器均衡的数据速率为50 Mb/s～650 Mb/s，设计中 LVDS传输数据率为 14.745 6×12=176.947 2 Mb/s，满足要求，但其工作异常，无输出。虽然串行器工作频率为14.745 6 MHz，但是串行/解串器的快速同步方式必须发送同步码，对均衡器而言一个时钟里只有连续的 6 个 1 和 6 个 0，当信号为连‘l’（‘0’)时，在第一个 l’（‘0’) 后面的 l’（‘0’) 相当于直流成分，即真实的信号转换频率只是 14.745 6×2=29.491 2 Mb/s，同步码这种特殊的数据类型可能导致有效速率过低，影响均衡器工作[6]。

3 解决方案

提高有效数据速率的途径有两种：(1)提高串行器工作频率TCLK，使信号单位比特周期减小，如图3所示,工作频率提高为原来的2倍后为29.491 2 MHz，数据为同步码,一个CLK里发送连续的1和连续的0各一个，其有效数据传输率为 29.491 2×2=58.982 4 Mb/s；(2)保 持频率14.745 6 MHz不变，通过增加一个CLK时间里1和0的转变次数来提高有效数据速率，需要注意的是串行器实际数据发送模式是并行10 bit数据以及起始位1和终止位0，所以在一个时钟里至少出现连续0和1的次数各为1次（如0x01F），且为偶数。在解决问题的过程中，为进一步确定均衡器的最低稳定工作频率，相对第一种每改变一次有效数据速率，就要同时更改串行器/解串器两块板卡的程序，还要考虑因为提高串行器的工作频率，解串器在解码后FIFO缓存溢满或读空现象的测试，而第二种方法只需要更改一块板的发送数据模式即可达到测试目的，故选择第二种方法进行测试。

图3 4种数据模式

如图3所示的4种数据模式，DM1模式有效数据传输率为 14.745 6×2=29.491 2 Mb/s，DM2模式在一个 CLK分别出现两次0和两次1，即有效数据率为14.745 6×4=58.982 4 Mb/s。同理，DM3和 DM4分别为 88.473 6 Mb/s和176.947 2 Mb/s。

对于上述的4种数据模式，如果单一的发送只能测试某种特定的速率，则速率大小只能以偶数倍增加，间隔过大。因此按图4的比例发送模式可以逐步调整速率大小，缩小均衡器工作异常分水岭。

图4 数据比例发送模式

如图4所示，通过调整4种数据模式的比例可以调整平均一个CLK时间里0和1的数量。4种数据模式下，0和 1总数分别为 2，4，6，12。 2和 4按 3:1的比例发送，平均一个 CLK 0和 1总数为 3；相应地 4和 6按3:1的比例发送，平均一个CLK 0和 1总数为 4.5，以此类推，可以分配不同的比例来改变数据有效速率。

具体测试步骤如下：

(1)分别单独测试4种模式数据，结果发现只有DM1数据模式下均衡器工作异常。

(2)取2和4比例中间值1:1的比例测试，结果发现上电等待一段时间后其仍然工作异常，由此进一步将范围缩小为 3～4之间。

(3)取2和4比例1:3,结果显示上电几秒后均衡器才有输出，经过多次上下电测试，均衡器开始工作时间不定。

(4)按1:7比例发数，发现均衡器上电就立即工作，经过多次测试，均衡器均稳定工作无异常。

由步骤(1)、(2)、(3)可以确定均衡器工作异常点大概在 3.5～4之间。

图5为1:7比例发送数据均衡器正常工作输入(上)和输出(下)波形图，8个时钟共 542 ns左右，DM1数据类型占1个时钟。均衡器输出电压值为恒流输出10 mA与接口负载匹配电阻75Ω和负载的并联的乘积。

由以上测试可以得出：在传输线上，数据有效速率影响均衡器的正常工作，进一步确定均衡器最低有效工作频率范围在14.745 6×3.75=55.296 Mb/s左右。

图5 比例数据波形

由于串行器/解串器的同步工作方式决定系统上电后必然要发送同步码0x01F同步，长线传输的数据也为随机的图像数据，要保证均衡器稳定可靠工作，必须保证传输的有效数据速率在55.296 Mb/s以上，实际采用等同作用的第一种方法，即提高串行器的工作频率。考虑到数据要经过100 m屏蔽双绞线传输，而衰减与频率的平方根和长度之积成正比[7]，折衷这两种因素，最终选取串行器的工作频率为29.491 2 MHz，这样在最坏情况下能保证其有效数据率58.982 4 Mb/s大于试验测试的55.296 Mb/s。经测试，均衡器正常工作，无异常。

4 结论

通过长时间反复测试，CLC012均衡器在29.491 2 MHz频率下工作正常，串行器工作稳定，不失锁。均衡器在长距离、高速数据传输中起着至关重要的作用，保证均衡器的工作稳定性对长距离传输的可靠性具有重要的意义。

[1]王立恒.遥测设备通用测试台中长线传输模块的设计与实现[D].太原：中北大学，2009.

[2]刘利生，苏淑靖，张凯琳，等.基于LVDS的远程数据传输系统[J].电视技术，2011，35(12)：39-42.

[3]章俊.自适应电缆均衡器在高清SDI传输设备中的应用[J].电视技术，2010，34(5)：68-72.

[4]李勇，常天庆，李坤.电连接器腐蚀失效对信号传输的影响[J].科技导报，2012，30(25)：66-67.

[5]姚永兴，焦新泉，马培娇.高可靠性远程数据传输系统设计[J].计算机测量与控制，2011，19(8)：1970-1971.

[6]吴强，李涛.基于FPGA的高速通信系统研究[J].现代电子技术，2010(13)：58-59.

[7]JOHNSON H.High-speed digital design[M].北京：电子工业出版社，2010.