一种基于FPGA的多通道宽带数字信道化接收机的工程实现

翟羽佳，王 奎

（1.船舶重工集团公司723所，扬州225001；2.中国航天科工集团8511所，南京210007）

0 引 言

在现代电子对抗中，宽带数字接收机的重要性越来越多地被显示出来。随着雷达技术的不断发展，传统接收机已经无法满足对带宽越来越宽的新型雷达信号的接收需要。针对现代雷达的信号特征，接收机必须具有足够宽的输入带宽覆盖范围、大的瞬时动态范围、较高的频率分辨率以及对高密集度信号的高速实时处理能力［1］。基于现场可编程门阵列（FPGA）的宽带数字接收机使得这一需要变得切实可行，而信道化技术的应用更使得系统可以拥有更高的灵敏度、更高的信道一致性以及处理同时到达的多信号的能力（前提是信道能将这些信号区分开来）［2－3］。同时，基于FPGA 的宽带数字信道化接收机拥有更小的体积、更轻的质量，因此，同等条件下，它可以接收更多通道的信号来适应更加广泛的需求。

1 数字信道化接收机原理

数字接收机接收微波前端下变频处理过的模拟中频信号后，经过带通采样，再对采样数据进行信道化处理，然后对信道化之后的数据进行信号检测，并计算频率、幅度、相位、脉宽、到达时间等参数，最后对这些参数信息编码得到脉冲描述字（PDW）码。在电子战数字化侦察接收机中，信道化处理是最重要、最复杂的环节之一，与之对应的模拟处理环节就是滤波器组。因此，数字信道化可以看成是一个数字滤波器组的滤波过程［2］。相对于模拟滤波器组而言，数字滤波器组中的每个滤波器的一致性可以控制得比较好，不需要用编码器对滤波器之间的性能差异进行补偿，因此可以降低编码器的设计难度［4－7］，同时还可以不受温度影响。

实现数字滤波器组的直接方法是对每个滤波器进行独立设计，如图1所示。其中：xk（nT），k＝0，1，2，…，N－1，N 为数字滤波器子带数 ；hk（nT），k＝0，1，2，…，N －1，表 示 第k 个 低 通 滤 波 器 ；yk（nT），k＝0，1，2…N－1，表示数字滤波器组的输出；D为抽取间隔。

图1 基于低通滤波器组的数字信道化接收机结构

这样的方法灵活度很高，但是其运算量非常大，不利于工程应用；同时，大量的中间数据没有被利用，造成了资源的浪费。

为了获得均衡的信道特征，通常情况下会采用均匀滤波器组。目前为止，大部分信道化接收机中所用的数字滤波器组都是基于多相滤波结构的［8］。

数字滤波器H（z）的多相滤波结构一般表示为：

每个滤波器Ek（zD）的阶数为 H（z）的1／N，大大降低了对运算速度的要求，易于在FPGA中实现，同时还可以降低传统滤波器滤波运算后的累计误差。

将抽取提前，可得数字滤波器多相结构的等效结构，这样过滤了很多不需要计算的数据点，大大提高了计算效率［9］，其结构如图2所示。

N点FFT的第k个分量的输出可以写成：

图2 数字滤波器的多相等效结构

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图3 基于FFT模块和多相滤波器组的数字信道化接收机结构

目前，FFT算法在FPGA中的应用已经相当成熟，利用FFT算法比用单个滤波器设计在硬件上更容易实现，同时FFT模块所需要的运算量也比独立设计少得多。

当信道之间没有重叠时，如果信号落在通带边缘时，可能会被判断成错误的频率。为了避免这一现象以及测频模糊等问题，本接收机采用如图4所示50%重叠信道的划分方式，可以对信号进行无混迭无盲区覆盖［10］，但是一个输入信号同时落在2个相邻信道上会产生虚假信号。在软件中采用频率参数估计的方法进行信道判决可以有效解决这一问题。

2 多通道宽带数字信道化接收机的设计

本接收机输入信号为10路模拟中频信号，单板即能够满足大部分天线阵列的需求，有利于小型化的实现。信道化处理FPGA中通过数字滤波器组来分选不同频率的信号，同时完成信号检测、信道监测、幅度计算、相位计算等功能并生成原始的PDW码字；后端处理及控制FPGA接收信道化处理FPGA送来的I－Q信道数据以及原始PDW码字，对信道的开关进行仲裁，同时对原始PDW码字进行预分选和编码，生成最终的PDW码字并将该PDW码字及编码后的I－Q信道数据发送给信号处理器（DSP）；DSP根据天线阵列类型对I－Q信道数据和PDW码字计算之后得到所需的各种参数信息。

图4 50%无混叠无盲区信道划分

本接收机硬件设计采用National Semiconductor公司的ADC10D1500芯片进行双路采样，该芯片采样长度为10bit，理论上可以达到60dB的瞬时动态范围，但是由于量化噪声的存在，实际有效位数约为7.9bit，因此只能达到47dB左右的瞬时动态范围。FPGA采用Altera公司的StratixIII系列芯片，拥有丰富的乘法器资源，能够满足高阶滤波器组以及后端处理、控制的复杂需求。

多通道宽带数字信道化接收机的软件主要在FPGA中完成，主要分为数字信道化实现、幅度相位计算、精确频率计算和信号检测等模块，部分软件工作流程如图5所示。

图5 软件工作流程图

信号参数分析计算工作在DSP中完成，主要分为原始信号分析、PDW码字分析和互相关矩阵分析；同时，DSP还完成对整机工作流程的控制工作。

3 设计中需要注意的问题

由于本系统的输入信号路数较多，实现的功能较为复杂，因此在设计过程有一些重要问题必须得到解决。

3.1 时钟同步设计

当系统中只有单片模数转换器（ADC）芯片和FPGA芯片时，数据信号和时钟信号进入FPGA之后经过降速就可以直接使用；但是本系统有多片ADC芯片和信道化处理FPGA芯片，对9路信号并行处理，因此各路信号之间的相位需要严格的同步关系，这就导致相应的ADC和FPGA器件的时钟同步和时序约束显得尤为重要。

在ADC芯片内部，每路数据以采样频率降低1倍之后的数据率送至信道化处理FPGA，这个过程存在分频模糊的问题。通过将ADC芯片设成主－从模式，然后用NIOS II控制所有ADC复位，再同时进入工作状态，可以解决这一问题；再通过在FPGA中调节各锁相环的输出时钟相位关系，可以很好地完成各信道化处理FPGA中的ADC高速数据信号及随路时钟之间的同步。

（2）FPGA同步

当系统中只有单片FPGA时，FPGA的工作时钟由ADC提供的源同步时钟分频而来；但是多片FPGA同时工作时，若仍采用此方法则分频模糊问题较之ADC同步更为严重，因此在本方案中使用其中一片信道化处理FPGA的时钟同步其他FPGA；同时，ADC降速输出的数据进入信道化处理FPGA。对于FPGA而言，数据率仍然很高，FPGA无法处理，因此需要再次降速，这个过程也需要进行时钟同步。时钟信号和数据信号之间的位同步、帧同步需要软件时序设计来解决。

3.2 高速数据传输

信道化处理FPGA与后端处理及控制FPGA之间传输的数据率高达320Mbps，若是不加处理直接传输，误码率会非常高，从而导致接收机根本无法正常工作。本系统采用Altera FPGA的低压差分信号（LVDS）接口，调用Quartus II平台的altlvds＿tx和altlvds＿rx模块来进行数据的发送和接收，将单端信号变为差分信号传输，极大地减小了误码率。在软件中使用数据训练模块，完成高速数据传输的位同步；使用锁相环调节相位关系，完成高速数据传输的帧同步。

3.3 电源与功耗设计

本系统由于ADC芯片、FPGA芯片较多，加之FPGA资源使用率很高，所以系统整体功耗很大，一方面增加了电源模块的负担，另一方面也带来了更高的散热。为了解决这一问题，本系统采用低功耗设计，各ADC芯片和FPGA芯片以及其他电路模块分别由独立的电源模块供电，这样就可以控制部分电路进入休眠状态，减小总体功耗。

4 测试结果

本接收机在实验室条件下实测结果与方案设计基本一致。

对频率961MHz、功率－5dBm、脉宽4μs、重复周期7μs的中频信号，本系统的I－Q数据及部分测试结果分别如图6和图7所示。

图6 I－Q数据signaltap示意图

图7 批量测试结果

5 结束语

本文提出了一种基于FPGA的多通道宽带数字信道化接收的工程实现方案，本接收机具有多输入、高精度等特点；同时由于本系统各功能子系统采用模块化实现，因此面对不同类型的天线需求时，可以根据实际情况对各功能模块进行相应的增减，应用灵活而广泛。但是仍需在高低温环境下的稳定性要求上作进一步的研究，以适应更多不同场合的需求。

［1］王宏伟，赵国庆，王玉军，鲍丹.一种宽带数字信道化接收 机 ［J］.西 安 电 子 科 技 大 学 学 报，37（3）：487－491，553.

［2］James Tsui.宽带数字接收机［M］.杨小牛译.北京：电子工业出版社，2002.

［3］吕幼新，郑立岗，王丽华.基于多相滤波器的宽带数字化接收机技术［J］.电子科技大学学报，2003，32（2）：133－136.

［4］李冰，郑瑾，葛临东.基于NPR调制滤波器组的动态信道化滤波［J］.电子学报，2007，35（60）：1178－1182.

［5］朱晓，司锡才.一种高效动态数字信道化方法［J］.哈尔滨工业大学学报，2009，41（7）：160－164.

［6］张明友，吕明.近代信号处理理论与方法［M］.北京：国防出版社，2005.

［7］郑继刚，安涛.宽带数字接收机信道化测频技术［J］.船舶电子对抗，2007，30（3）：59－62.

［8］陈涛，刘颜琼，岳玮.偶型排列宽带数字信道化接收机［J］.通信技术，2011，5（44）：42－43，174.

［9］陈涛，岳玮，刘颜琼，司锡才.宽带数字信道化接收机部分信道重构技术［J］.哈尔滨工程大学学报，2011，32（12）：1610－1616.

［10］姚澄，朱灿焰，杨会保.信道化技术在软件无线电接收机中的应用［J］.现代电子技术，2005（7）：17－19.