新型高频数字化收信机的设计与实现*

(1.上海美多通信设备有限公司 上海 200333)(2.海军驻上海地区通信军事代表室 上海 200333)

新型高频数字化收信机的设计与实现*

柴建军1杨春顺2

(1.上海美多通信设备有限公司 上海 200333)(2.海军驻上海地区通信军事代表室 上海 200333)

根据软件无线电技术设计思想,设计并实现一种新型高性能高频数字化收信机。介绍了采用一次变频超外差体制的高中频数字化总体方案架构,着重对前端模拟射频信道、频率合成器和数字信号处理模块的方案设计、实施作了详细分析,对低通滤波器、混频器、中频滤波器、DDS、ADC、DDC、DSP等关键元器件选择作了说明。最后给出了该方案工程应用的性能指标结果。

HF收信机;高中频;动态范围;频率合成;数字信号处理

ClassNumberTM935

1 引言

高频通信具有无中继远程通信能力,是唯一不受网络枢纽和有源中继制约的远程通信手段,抗摧毁能力强。另外,短波通信还具有机动灵活、网络重构快捷等特点。所以在特定的通信领域被广泛采用。但是,现代电子设备繁多,电磁环境复杂,相互干扰严重。特别是车、船上的通信收发信机设备距离很近。以高频通信设备为例,发射机的残余信号在收信机输入端产生的电平达120dBμV(即13dBm)或更高[1]。而所需接收的有用微弱信号电平可能仅-6dBμV～0dBμV(即-113dBm～-107dBm)。因此,要求收信机处理的信号动态范围高达120～126dB。另外,强干扰信号与所接收信号频率仅相距数十千赫。因此,抗干扰、大动态是收信机面临的新课题。另外,随着通信技术和电子技术的发展,现代高频通信技术与传统的相比有了长足的进步。特别是近年来,DDS技术、高性能A/D模数转换、高速数字信号处理等技术的发展,为基于软件无线电技术的新型高性能HF数字化收信机的研制奠定良好的基础。

2 总体方案架构及原理

基于软件无线电技术的高频数字化收信机是高频通信收信机的发展方向。其主要设计思想是高速模数(A/D)转换器尽量靠近天线,以数字信号处理的方法实现高频接收信号的变频、滤波、解调等工作,在提高并确保战术技术指标的同时,还具有灵活、开放的特点,也是未来多功能、多模式、可编程模块化收信机的重要技术基础[2]。

从射频直接进行数字化处理是一种方案。其优点:可以简化射频前端模拟硬件,尤其省去了频率合成器、混频电路等,降低系统引入的设计噪声,减少组合音干扰,降低了功耗、体积,提高可靠性,工作频率、信号带宽、解调方式等参数可进行灵活设计,便于向软件化、模块化、标准化方向发展。其不足:一般射频频段内会存在若干强窄带干扰信号,当接收的信号很弱或相对于干扰有用信号很小时,模数转换器(ADC)需要具备很大的动态范围,所以对ADC指标要求很高,实现难度很大。二是数字信号处理器对射频窄带信号进行信道分离解调的难度也很大。实践表明,以现有的技术,一些抗干扰指标、动态范围等难以满足实际使用要求。

另一种方案是高中频数字化方案。早期,由于ADC器件性能等因素,往往采用二次或三次变频,在很低频率的中频上进行数字化处理,如在25kHz或1.4MHz的中频频率上进行模数转换。当前,比较可行是采用一次变频的超外差体制高中频数字化技术方案[3],如图1所示。

图1 总体方案原理框图

该方案工作原理:从天线接收下来的HF射频信号,经过低通滤波器、混频器、带通滤波器、抗混叠滤波、中频放大器等电路,由ADC进行信号模数转换,完成信号采样。然后经过数字下变频器实现信号的频谱搬移和抽样速率变换,最后,通过基带信号处理部分完成信号的解调,经过DAC转换、放大后输出。其中,频率合成器模块产生本振信号和数字信号处理所需的时钟信号。该方案的优点:经过一次变频后,在固定频率的中频上,可采用晶体带通滤波器进行滤波、放大等措施,射频前端可有效地完成对信号的滤波提取。降低对ADC的技术要求,以保证A/D转换的采样性能,并可合理分配收信机的多个技术指标,方便进行综合优化。

3 方案实施考虑

针对高中频数字化方案,主要技术难点是大动态的前端射频技术、高性能的频率合成器、合理的信道数字化方案、高性能的模数和数模转换、信号的抽取滤波及基带信号处理等。

3.1 大动态射频模拟前端的设计考虑

射频模拟前端涉及收信机很多关键指标。设计中主要考虑了噪声系数、中频频率、中频带宽、动态范围、增益等参数,以保证收信机整体的灵敏度、带外三阶互调、倒易混频、中频抑制比、像频抑制比等主要性能指标。

当前电磁环境干扰严重,突出考虑大动态性能。因此,不设置前端低噪声射频放大器,但这为灵敏度指标的实现带来了困难。前端射频模拟信道由低通滤波器、混频器、中频滤波器、中频放大器、电子衰减器等部分组成,如图2所示。主要完成射频信号的变频、滤波、放大、模拟AGC等处理,将射频信号变换为适合于进行ADC直接采样的中频信号。

图2 射频模拟前端原理框图

3.1.1 中频频率及带宽的选取

采用一次变频超外差体制,中频频率的选择很重要。中频干扰、像频干扰、非线性失真等都属于组合频率干扰和副波道干扰,而合理选择中频能大大减少这些干扰的点数。组合频率干扰公式如下:

fs/fi=(m±1)/(n-m)

(1)

式(1)中fs表示有用信号,fi表示中频信号,m、n表示任意整数。把不同的m、n代入式(1)中,算出fs/fi比值一般为0.2≤fs/fi≤5。说明:当中频fi一定时,只要信号频率fs满足上式,就可能产生组合频率干扰。本方案采用高中频,例如41.4MHz,则波段内fs/fi=0.048～0.72,这个范围的组合点主要是由很小的高次谐波信号引起的,影响很小。另外,采用高中频后,因为镜像频率和中频频率都远大于波段的最高频率,前端低通滤波器可以基本抑制镜像和中频干扰。另外,中频频率又不宜太高,便于ADC器件的选购。综合考虑,选择中频频率为41.4MHz,选择中频带宽16kHz,可以满足四个独立的3kHz信道要求。

3.1.2 模拟信道增益确定及合理分配

收信机灵敏度指标取决于前端射频模拟信道的噪声系数。高性能收信机的灵敏度指标要求小于等于0.5μV((S+N)/N=12dB时),在50Ω输入阻抗条件下等效为-113dBm,则噪声系数:

NF=Psn-S/N-10lg(BW)+174dBm/Hz

(2)

式(2)中,Psn为-113dBm,S/N=12dB,BW=3kHz,174dBm/Hz为电子热噪声。经计算得出NF=14dB,考虑2dB的余量,信道的噪声系数设计应小于12dB[4]。

模拟信道增益除了与噪声系数有关,还取决于采样模数转换器A/D的性能。在此选用16位AD转换器,参考电压设为3.2Vpp,输入阻抗50Ω时,A/D的量化噪声为

Nq=10lg[103×(Vpp/2n)2/(12×R)]≈-83dBm

(3)

则前端模拟信道总增益为

G(dB)=Nq+174-NF-10lgB

(4)

式(4)中,NF=12dB,B为检波前的中频带宽,在考核指标时常按照传统窄带收信机的方法进行,带宽选择3kHz,由此可算出射频信道总增益为G=45dB。考虑一定的冗余量,要求信道总增益约为48dB。为确保前端电路的大动态,合理分配增益很重要。综合考虑,实际分配情况如图2所示。

3.1.3 自动增益控制

-11dBm-48dBm=-59dBm

(5)

即在小信号时,模拟AGC不起控,天线端输入信号从-113dBm～-59dBm时,由数字信号处理模块完成控制。天线端输入信号从-59dBm～+3dBm时,模拟AGC起控,两级步进衰减器依次工作,可实现62dB的控制范围;天线端输入信号从+3dBm～+13dBm时,控制天线固定衰减器完成。以满足126dB的指标要求。

3.1.4 电路实现的考虑

30MHz低通滤波器拟采用多阶椭圆函数滤波器和多阶切比雪夫滤波器级联使用,以保证带内平滑和阻带衰减的要求。通过精心设计,30MHz以下带内插损小于1dB,阻带衰减的设计要求在镜像频率范围(82.8MHz～112.8MHz)和第一中频频率41.4MHz范围内具有100dB以上的衰减,确保中抗和像抗指标的要求。

混频器的动态是直接影响系统高线性实现的关键指标。在此选用SD5400系列双平衡混频器[4],它由四个性能完全一致的增强型MOS场效应管组成,可获得+30dBm以上的三阶截点,变频损耗约为7dB,本振电平高达+32dBm,这种混频器虽然有一定的衰减,但具有动态范围大、组合分量小的优点。

41.4MHz中频滤波器1为高频晶体滤波器,要求其带内波动和插入损耗1dB左右,阻抗特性要恒定,这样才能使整机的信噪比和抗干扰指标有保证。拟采用双路分相晶体滤波电路来完成。

41.4MHz中频滤波器2和中频滤波器3同样为高频晶体滤波器。要求与中频滤波器1不同,主要要求其阻带特性好、矩形系数小,对插入损耗的要求可稍微降低,每级有4dB插入损耗。拟采用格型滤波器电路来实现。综合考虑插入损耗和阻带指标,采用了两级分离的滤波器,确保整机的抗干扰性能。

中频放大器1、2拟采用超高频低噪声晶体管组成级联、大动态、低噪声放大电路,两级中频放大器共27dB的增益以弥补混频器、滤波器的损耗,保证整机灵敏度指标。中频放大器3、4可采用运放THS3001实现。

广西民族文化旅游产业的“互联网+”升级动力机制及策略选择……………………………………………………… 漆亚莉（5/19）

3.2 频率合成器设计考虑

频率合成器的设计采用DDS与PLL相结合的锁相混频方案[6]。如图3所示。

图3 频率合成器原理框图

其中,BPF是带通滤波器,PD是鉴相器、LPF是环路低通滤波器、VCO压控振荡器。

直接数字频率合成DDS有两个数字输入:频率设置数据(Δφ)和参考时钟信号(fCLK),DDS输出为模拟正弦信号[7]:

fDDS=(Δφ/2n)×fCLK

(6)

式(6)中,n为相位累加器的位数。当相位增量Δφ为1时,其输出频率fDDS=fCLK/2n,即为DDS的频率分辨力,通常DDS的频率分辨力可达0.1Hz。

当环路锁定时:

(fDDS+40MHz)/100=fO/N

(7)

式(7)中fO为合成器输出频率,100为固定分频比,N为可变分频比。上式经变换后得到频率合成器的输出频率为

fO=(fDDS+40MHz)N/100

(8)

式(8)中,(fDDS+40MHz)/100为鉴相频率fR,约440kHz。

当N变化时,VCO的输出频率将以fR为步进变化。为保证连续频率覆盖,DDS带宽必须大于或等于fR,结合实际选用的DDS芯片AD9850,选DDS的带宽为1MHz左右。当N固定时,改变DDS的输出频率就可以使VCO的输出在fR的频率间隔内以1Hz的频率步进变化。

电路实施选择:

· DDS电路:选用专用集成电路AD9850,器件内部包含直接数字合成器、高速D/A转换器及比较器电路等,其相位累加器位数为32位,最高时钟频率高达125MHz。在本方案中DDS时钟频率选为20MHz,由于AD9850在该频率区间内杂散输出小,频谱纯度高,从而确保了频率合成器的性能指标。

· VCO电路:为降低VCO的相位噪声,选用超高频、低噪声的场效应管作为VCO的振荡管,VCO采用变容二极管电调谐的电感三点式振荡器,为提高振荡回路的Q值,振荡线圈采用焙银陶瓷线圈。

· 可变分频器:可变分频器由双模前置分频器MC12009P和集成电路锁相环MC145146P构成。

· 鉴频鉴相器:由于鉴相频率高,使用MC145146P内部的数字鉴相器,难以保证频率合成器的性能指标,因而鉴频鉴相器改用两块集成电路74HC74、74HC00连接而成,其鉴相频率约为440kHz。

· 混频器电路:混频器电路采用双平衡混频器,其本振驱动频率为40MHz,DDS输出作为混频器的信号;混频器输出信号经3dB阻抗网络匹配后,送L、C选频回路组成的带通滤波器。

3.3 数字信号处理模块的设计考虑

数字信号处理模块主要由模数转换器、数字下变频器、数字信号处理器、数模转换器等组成[8],如图4所示。

图4 数字信号处理原理框图

41.4MHz中频模拟信号以差分方式经缓冲输入到A/D的VIN+、VIN-两个输入端,A/D以40MHz的采样率对中频模拟信号进行采样,将得到的数字信号送入数字下变频器。数字下变频器完成下变频、抽取、滤波等工作,通过并口将数据传给DSP,完成基带信号处理工作,最后由D/A将数字基带信号转换成模拟信号输出。

A/D转换芯片选择,模拟中频信号的频率、带宽是A/D芯片选择的主要依据。本方案选择AD9446作为模数转换器件,AD9446是ADI公司推出的16bit模数转换芯片,它具有100MSPS的采样速率,同时能在基带内提供90dBc的SFDR和80dBfs的SNR。该芯片需3.3V/5.0V电源和一个低电压差分输入时钟,但不需要外部参考源。

数字下变频(DDC)选择,数字下变频包括正交混频、滤波、抽取三大部分。本方案采用的DDC芯片为HSP50216。HSP50216是四路可编程数字下变频器,具有四个通道,每个通道包括:数字混频器、正交载波NCO、数字滤波器、重采样滤波器、一个笛卡尔-极性坐标转换器和一个自动增益控制(AGC)回路。HSP50216可以接收4路16位数字信号。每个通道载波NCO频率可以由微处理器分别设置。混频器的输出经过CIC和FIR滤波器的滤波,这些滤波器具有各不相同的抽取系数。数字AGC控制的增益调整范围可以达到96dB。HSP50216的输出选项有:I采样值、Q采样值、幅度、相位、频率值和AGC的增益。A/D采样后的信号首先经过5级的CIC滤波器进行512倍的抽取,再经过1级2倍抽取的半带滤波和30阶的FIR低通滤波器并进行4倍抽取,速率降为19.53125kHz;然后采用200阶的FIR低通滤波器和25阶的FIR复滤波器进行滤波整形。在最后一级采用半带差值滤波器进行了2倍插值,以39.0625kHz数据速率输出送到DSP。

数字信号处理器(DSP)选择,本方案选用TMS320VC5416,是一款性价比极高的定点DSP,具有6通道DMA控制器,3个多通道缓冲串口,用户可配置的8BIT或16BIT主端口接口,具有128K*16BIT片内RAM。DSP完成对其它模块进行控制的任务,以及基带信号的滤波、信号强度检测、增益控制、解调、音频数据输出等任务。常用信号的解调实现,限于篇幅,不作一一介绍,可参阅文献[8～9]。

D/A模块采用具有16bit的A/D双通道和D/A双通道的AD73322L芯片,输入输出速率和增益均可编程,主要完成音频信号的数模转换、音频信号的放大及输出控制等功能。

整个数字信号处理模块的控制逻辑由一片CPLD芯片实现。CPLD选用美国ALTERA公司的EPM7256AE,它采用单电源+3.3V供电,具有掉电自保持功能,可以多次重复烧写,为整个数字信号处理模块提供逻辑译码和时序[10]。

4 实现结果

按本方案研制的HF数字化收信机,选取具有代表性的频点在标准测试环境下,按GBT6934-1995要求进行测试,测试结果符合高要求的性能指标,如表1所示。

表1 测试结果

5 结语

本文设计并实现了一种新型HF数字化收信机,着重介绍了前端模拟射频信道、频率频率合成器和数字信号处理模块的设计与实现,该方案已应用于实际工程,实践表明当前采用一次变频超外差体制的高中频数字化的技术方案是比较可行的。随着硬件技术水平的不断提高,特别是高速高精度的ADC芯片和大规模FPGA芯片的技术进步,射频直接数字化将是HF收信机技术的发展方向。

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DesignandImplementationofaNewHFDigitizedReceiver

CHAI Jianjun1YANG Chunshun2

(1. Shanghai Metto Communication Equipment Co. Ltd, Shanghai 200333)

(2. Navy Military Representative Office of Communications in Shanghai, Shanghai 200333)

According to the software radio technology design ideas, how to design and implement a new HF digital receiver is discussed. First, the structure of the single conversion superheterodyne high and moderate frequency digital overall solution are described, and the detailed analysis of the front-end analog RF channel, frequency synthesizer and the design, implementation of digital signal processing module are emphasized. Then, the key components such as the low-pass filter, mixer, IF filter, DDS, ADC, DDC, DSP are explained. Finally, the performance results of the engineering applications are given.

HF receiver, high and moderate frequency, dynamic range, frequency synthesizer, digital signal processing

2013年11月20日,

:2013年1月7日

柴建军,男,高级工程师,研究方向:通信技术。杨春顺,男,高级工程师,研究方向:通信技术。

TM935DOI:10.3969/j.issn1672-9730.2014.05.043