漏极接触孔到栅间距对GGNMOS保护器件的影响

吴晓鹏， 杨银堂， 董 刚， 高海霞

(西安电子科技大学 宽禁带半导体材料与器件教育部重点实验室，陕西 西安 710071)

随着IC工艺尺寸的缩小和制造技术的进步，新工艺不断出现以实现功能电路的性能提高，例如轻掺杂漏(Lightly Doped Drain，LDD)和金属硅化物(Silicide)工艺等[1-5]．其中的金属硅化物工艺在深亚微米集成电路中已被广泛采用，该工艺可降低器件源区和漏区的薄层电阻值，使扩散区电阻值从几十欧姆量级降低为几欧姆，达到提高电路工作速度的目的．但当在输出单元中使用金属硅化物器件时，由于其源/漏区电阻降低，使得静电放电(ElectroStatic Discharge，ESD)大电流从管脚进入器件的源/漏区，并产生尖端放电，最终导致器件损毁，降低了静电保护器件的性能．

在全金属硅化物工艺中，由于源区、漏区的薄层电阻量级很小，所以漏接触孔到栅间距(Drain Contact to Gate Spacing，DCGS)和源接触孔到栅间距(Source Contact to Gate Spacing，SCGS)变化对保护器件的性能影响不大．但是对于采用了金属硅化物屏蔽工艺的保护器件，由于源/漏区屏蔽了硅化物扩散，使得该区域电阻率不会减小，这避免了由器件表面电流聚集而导致的ESD鲁棒性下降[6]．此时，接触孔到栅间距就成为影响保护器件性能的关键版图参数．由于在保护器件工作期间源极扩散区的电流流动与热扩散相比漏区可以忽略．因此，对于栅接地N型金属氧化物半导体(GGNMOS)保护器件，SCGS对保护性能没有明显影响[7]．笔者基于测试结果，研究了DCGS变化对保护器件鲁棒性的影响，并结合器件仿真结果分析了保护器件的电热分布特性，解释了失效电流水平趋于饱和趋势现象的物理机制．

1 不同DCGS值的GGNMOS保护器件测试分析

图1 GGNMOS保护器件版图的参数示意图

GGNMOS器件是基于互补金属氧化物半导体(CMOS)工艺的集成电路中应用非常广泛的一种静电保护器件，它具有工艺兼容性好、保护特性良好的特点[7]．通常这种器件具有较大的宽长比，其栅极和源极同时接地，漏极则连接需要保护的输入/输出焊盘(Input/Output PAD， I/O PAD)．图1为GGNMOS保护器件版图参数示意图，为了提升保护器件的性能，文中器件在制造时使用了硅化物屏蔽(Salicide Blocking， SAB)工艺．器件的关键版图参数有:沟道宽度、沟道长度、漏极接触孔到栅间距(Drain Contact to Gate Space， DCGS)、源极接触孔到栅间距(Source Contact to Gate Space， SCGS)以及源极扩散到衬底接触扩散间距(Source-diffusion to Bulk-contact-diffusion space， SB)．文中流片器件为单叉指GGNMOS结构，其宽长比为50/0.8，SB值则利用文献[8]研究结果根据保护器件触发电压的设计指标选为 2 μm．

从以往的研究可知，非金属硅化物或带有金属硅化物屏蔽的GGNMOS保护器件的DCGS值是与ESD性能有关的关键参数[7，9]，它定义了保护器件寄生横向双极晶体管(LNPN)的集电结接触孔位置，并决定了漏区镇流电阻的大小，对于器件均匀导通和热损伤承受能力有很大影响．

下面通过传输线脉冲(TLP)测试考察DCGS与器件二次击穿电流的关系．对W/L为 50/0.8，SCGS和SB间距分别为 0.75 μm 和 2 μm 的GGNMOS器件进行TLP测试，得到的I-V特性曲线，如图2所示．从图2可见，随着DCGS的增大，保护器件的二次击穿电流It2为增大趋势．从图3所示的单位宽度二次击穿电流与DCGS的关系曲线可以看出，当DCGS刚开始增大时，失效电流水平几乎是成倍地快速增大，但当DCGS增大到一定值后，失效电流值增速明显降低，而趋于饱和值．以往文献认为，It2随DCGS增大的主要原因，是漏区镇流电阻的增大[10]．但从图2的I-V测试曲线可以看出，曲线斜率在DCGS变化期间变化不明显，也就是说保护器件的开启电阻值波动微弱．据此推断，It2改善的主因需要进一步分析和研究．下面结合器件仿真方法，从电热分布角度分析DCGS改变对保护器件失效电流水平影响的物理机制．

图2 不同DCGS时保护器件的TLP测试曲线图3 DCGS变化时保护器件的It2值变化趋势

2 物理机制分析

图4 DCGS变化时漏区水平方向上的电子电流密度峰值及其位置的变化情况

当DCGS值增大时，在正向ESD应力下的反偏漏衬结电容值会增大[6， 11]，并且由于静电应力注入的总电荷不变，所以结上的电压将随DCGS的增大而减小，从而导致寄生LNPN导通面积较大．这有助于扩展ESD电流沿着叉指宽度更均匀分布，从而改善了二次击穿电流的有效值．图4为当DCGS取值变化时，漏区中电子电流密度峰值在水平方向上的分布示意图．从图4可见，当DCGS增大时，电子电流密度的峰值呈增大趋势，这验证了之前It2值随DCGS增大的实验结果．同时，电流峰值的位置也随DCGS的增大而向远离沟道的方向移动，说明ESD电流的分布范围扩大，即导通面积增大，这减小了器件尖端放电的风险，提高了保护器件的鲁棒性水平．另一方面，漏扩散区中的薄层电阻值[6]可表示为

(1)

其中，ρ为电阻率，W为器件宽度，A为漏区在ESD应力下的导通面积．当DCGS增大时，薄层电阻值将增大．但是，根据前述分析可知，DCGS的增大还伴随着导通面积的增大以及漏衬结反偏电压的下降，因此，寄生LNPN管的有效导通电阻会减小．这解释了图2中保护器件的总导通电阻值在较大的DCGS值下增幅趋于饱和的现象．

为了进行保护器件的热分析，需要在ISE TCAD仿真文件中加入热力学模型，从而实现对ESD大电流应力在保护器件内部产生的热效应仿真．在热力学模型中不仅需要求解泊松方程、电子和空穴连续性方程，还需要求解如下的晶格热流方程[12]:

其中，c为晶格热容，k为热导率，Pn和Pp分别为电子和空穴的绝对热电功率，φp和φp分别为电子和空穴准费米能级，Jn和Jp分别为电子电流密度和空穴电流密度，Ec和Ev分别为导带底能量和价带顶能量，R为复合率，kB为玻耳兹曼常数．

图5 DCGS变化时漏区水平方向上的晶格温度峰值及其位置的>变化情况

基于上述模型进行器件仿真，可得到保护器件的热分布情况．图5给出了DCGS变化时，漏区水平方向上的晶格温度峰值及其位置的变化情况．当DCGS增大时，漏区水平方向上晶格温度的峰值呈减小趋势；根据上述分析，这是由于漏区导通面积增大，导致器件热容积增大，使得有利于散热产生的结果．同时，从峰值温度在水平方向上的X轴坐标变化趋势看出，峰值温度的位置是随DCGS的增大而向漏区中心转移的，进一步降低了保护器件热损伤的风险．因此，DCGS的变化影响着整个保护器件的电流以及热分布，并决定了保护器件的ESD鲁棒性水平．

为了全面分析DCGS变化对电流及热分布的影响，还对漏区垂直方向上的电流以及热分布情况进行了仿真分析．图6为不同DCGS时漏区垂直方向上的电子电流密度分布的情况．由图6可见，不同DCGS值下的电子电流密度在垂直方向上的分布均呈下降趋势，DCGS越大，电流密度峰值越低．但是峰值在垂直方向上出现的位置几乎不变，均出现在靠近漏区表面的位置．这说明DCGS的增大，使漏区下方的电流密度峰值减小，改善了电流聚集的密集程度，但却并没有令峰值位置向衬底深处扩展．也就是说，与DCGS增大改善了电流密度峰值在漏区水平方向上位置分布不同，改变DCGS的值不影响电流密度峰值在漏区下方的位置．

图6 不同DCGS时漏区垂直方向上的电子电流密度的分布情况图7 不同DCGS时漏区垂直方向上的晶格温度分布情况

另一方面，从图7所示的不同DCGS时漏区垂直方向上的晶格温度分布情况可以看出，首先，当DCGS较小时，由于器件漏区的导通面积和热容积均较小，结深内的温度非常高，达到约 1 580 K，接近硅熔点温度，此时器件极易损伤．因此，如图3的测试结果所示，此时的保护器件具有较低的ESD水平．而随着DCGS的增大，结内的晶格温度峰值呈下降趋势，尤其是当DCGS从 1 μm 增大到 2 μm 时，结内温度降低了近50%，约为 755 K．其次，由于NMOS具有浅结结构特点，使晶格温度在整个结深上均处于峰值温度，进入衬底后晶格温度才逐渐下降，且DCGS越小，则温差越显著．当DCGS增大到 2 μm 时，漏区内与衬底中的晶格温度变化显著变缓．而当DCGS增大到 4 μm 和 6 μm 时，漏区内的晶格温度几乎与衬底相同．说明当DCGS增大到一定阈值时，器件漏区的热容积满足在ESD应力下的散热要求，所以漏区与衬底中的晶格温度达到一致，此时，如果再增大DCGS，对防止保护器件的热损伤就没有明显改善效果了．这也解释了图3的测试结果中，It2在DCGS达到 4 μm 和 6 μm 时，趋于饱和的现象．

3 结 束 语

研究了基于金属硅化物屏蔽工艺的GGNMOS保护器件中DCGS参数对其ESD水平的影响．研究表明，漏区水平方向上的电热性能随DCGS的增大而得到改善，是保护器件ESD水平提高的主要原因．同时具有不同DCGS的保护器件漏区下方晶格温度的分布变化趋势，解释了保护器件二次击穿电流随DCGS值的增大呈饱和趋势的原因．文中研究工作对深亚微米GGNMOS ESD保护器件的版图优化设计具有一定的参考意义．

[1] Fukasaku K, Yamazaki T, Kanno M. Origin ofIt2Drop Depending on Process and Layout with Fully Silicided GGMOS[C]//Electrical Overstress/Electrostatic Discharge Symposium. Piscataway: IEEE, 2011: 1-6.

[2] Iyer N M, Jiang H, Yap H K, et al. Engineering Fully Silicided Large MOSFET Driver for MaximumIt1Performance[C]//Electrical Overstress/Electrostatic Discharge Symposium. Piscataway: IEEE, 2010: 1-6.

[3] Iyer N M, Jiang H, Yap H K, et al. ESD Engineering Fully Silicided Large MOSFET Driver for MaximumIt1Performance[J]. IEEE Transactions on Device and Materials Reliability, 2011, 11(4): 516-521.

[4] 刘红侠, 刘青山. 0.18 μm CMOS工艺下的新型ESD保护电路设计[J]. 西安电子科技大学学报, 2009, 36(5): 867-870.

Liu Hongxia, Liu Qingshan. Analysis and Design of Novel ESD Protection Circuit in 0.18 μm CMOS Process [J]. Journal of Xidian University, 2009, 36(5): 867-870.

[5] 杜鸣, 郝跃. CMOS工艺中栅耦合ESD保护电路[J]. 西安电子科技大学学报, 2006, 33(4): 547-549.

Du Ming, Hao Yue. Design of the ESD Protection Circuit with the Gate-couple Technique in CMOS Technology[J]. Journal of Xidian University, 2006, 33(4): 547-549.

[6] Chen T, Ker M. Analysis on the Dependence of Layout Parameters on ESD Robustness of CMOS Devices for Manufacturing in Deep-submicron CMOS Process[J]. IEEE Transactions on Semiconductor Manufacturing, 2003, 16(3): 486-500.

[7] Amerasekera E A, Duvvury C, Anderson W, et al. ESD in Silicon Integrated Circuits[M]. New York: Wiley, 2002: 328.

[8] 吴晓鹏, 杨银堂, 高海霞, 等. 基于深亚微米工艺的栅接地NMOS静电放电保护器件衬底电阻模型研究[J]. 物理学报, 2013, 62(4): 047203.

Wu Xiaopeng, Yang Yintang, Gao Haixia, et al. A Compact Model of Substrate Resistance for Deep Sub-micron Gate Grounded NMOS Electrostatic Discharge Protection Device [J]. Acta Physica Sinica, 2013, 62(4): 047203.

[9] Oh K, Duvvury C, Banerjee K, et al. Investigation of Gate to Contact Spacing Effect on ESD Robustness of Salicided Deep Submicron Single Finger NMOS Transistors[C]//Reliability Physics Symposium Proceedings. Piscataway: IEEE, 2002: 148-155.

[10] Mohan N, Kumar A. Modeling ESD Protection[J]. IEEE Potentials, 2005, 24(1): 21-24.

[11] Ker M, Chen T. Substrate-triggered Technique for On-chip ESD Protection Design in a 0.18 μm Salicided CMOS Process[J]. IEEE Transactions on Electron Devices, 2003, 50(4): 1050-1057.

[12] Zurich Integrated Systems Engineering Incorporated. ISE-TCAD Dessis Simulation User’s Manual[M]. Zurich: Integrated Systems Engineering, 2005: 55-56.