高阻衬底CMOS 外延工艺研究

刘 旸，唐 冬，孔 明

(中国电子科技集团公司第四十七研究所，沈阳 110032)

1 引言

采用N 型衬底，准双阱工艺的CMOS 电路在工作时N 型衬底接高电位，P 阱接低电位。而研究中的CMOS 电路需要在部分P 阱接高电位，属于多电位电路。为了满足这一要求，需采用外延片做隔离的方式，形成隔离岛满足部分P 阱接高电位的需求，避免其对整个电路造成影响。

2 工艺结构

外延MOS 结构在MOS 工艺中是一种常用的结构，采用的外延结构为同型的低阻衬底、高阻外延。这种结构可以降低α 粒子辐照引起的软失效率，提高电路速度，解决CMOS 电路的闩锁问题，提高少子寿命。在VDMOS、BiCMOS 工艺中都已得到广泛应用。而本次研究中讨论的CMOS 外延工艺只是为了满足CMOSIC 中多电位电路的电位需求，因此选用了在P 型高阻衬底上做N 型高阻外延的外延结构。

由于本研究中的电路属于CMOS 工艺，不需要在外延下做埋层，且埋层会在外延生长过程中带来层错等缺陷，还易与外延产生过渡区，不仅会影响衬底的电阻，还会将过渡区形成的高低结引入电场。因此本电路中没有埋层工艺，工艺结构如图1 所示。

图1 外延结构

3 工艺试验

为了与常规CMOS 工艺兼容，选用了电阻率为(3－6)Ω·cm的外延层。由于外延层厚度必须大于P 阱结深与固定的P 阱与外延层击穿电压下的势垒区宽度之和，即:

已知P 阱结深xj＜4μm，需计算。通过带埋层的外延层穿通电压公式:

3.1 具体实验内容

具体实验方法是在外延片上进行隔离及P 阱的光刻、注入。通过改变注入剂量和推结时间调整合适的工艺条件。实验步骤如图2 所示。

图2 实验步骤

3.2 实验过程

(1)首先选取外延厚度为6μm－7μm的外延片，在表面进行剂量为1.5E13的硼注入。推结时间为4 小时时就已经隔离透，注入区与衬底已呈电阻特性，隔离岛间击穿电压为40V。将试验片进行磨结、染色，隔离区结深为3.6μm。在外延厚度为6μm－7μm的情况下，这个结果是不可能产生的。因此，对外延片进行了测试。

通过厂家给定的电阻率用四探针测试，外延层厚度为6μm－7μm的外延片，实测外延层厚度为3.46μm，符合实验结果。但这个外延厚度远达不到工艺要求。通过分析，应该是N、P 型高阻之间存在过宽的空间电荷区，造成有效外延层厚度偏薄。为此，将外延层厚度增加为8μm－9μm，重新进行实验。

(2)将外延厚度为8.98μm的外延片，在表面进行剂量为1.5E13的硼注入。推结时间为4 小时。推结后测试，注入区与衬底呈电阻特性，隔离岛间击穿电压为40V。该片已隔透。

由于外延层厚度虽然增加，但在同样的实验条件下，其隔离特性却未发生变化，这种情况并不合理。因此更换了外延供应商，并将外延层厚度要求改为有效外延层厚度为7μm－8μm的外延片。实际外延片的外延层厚度为10.45μm。

(3)外延厚度为10μm 以上的外延片，硼注入剂量为1.5E13，阱推时间4 小时时未隔离透，注入区与衬底间击穿电压为100V 以上。补推9 小时后，仍未隔透，注入区与衬底间击穿电压为25V 以上。将该片进行磨结、染色，其注入区推进深度为6.9μm。

(4)外延厚度为10μm 以上的外延片，将硼注入剂量更改为5E13，进行12 小时阱推，注入区与衬底呈电阻特性，该片隔离透。将该片进行磨结、染色，其注入区推进深度为7.8μm。

通过这(3)、(4)两次实验的结果可以推测，外延厚度为10μm 以上的外延片的有效外延厚度满足7μm－8μm的预期，其实验结果证明此种厚度的外延片可以满足常规CMOS 工艺要求，且其隔离工艺可以与CMOS 工艺兼容。

具体注入剂量及阱推时间如下:

表1 外延实验内容

(5)为了确定隔离区横向扩展宽度，进一步确定设计规则，将(4)步实验进行模拟以确定隔离区横向扩展宽度。

根据图3 结果，最终确定10.45μm 外延层厚度的试验片在隔离透的情况下，横向扩展为6.2μm。

4 结束语

通过对高阻衬底、高阻外延CMOS 工艺的研究发现，同型的高阻外延层与衬底间虽不存在杂质上反形成的过渡区，但却存在过大的空间电荷区。通过这次实验，确定了CMOS 外延工艺中有效外延层厚度的选择方法，为今后开展多电位、准双阱CMOS电路的研究打下基础。

图3 隔离注入工艺模拟结果

本工作得到了陈桂梅教授及主持测试、模拟工作的各位同仁的关心和支持，在此谨致谢意。

［1］孙膺九.MOS 硅外延技术［J］.电子科学技术，1982(1):50－52.

［2］李养贤，鞠玉林.P ＜100 ＞Si 衬底晶向偏离度对外延埋层图形畸变的影响［J］.半导体学报，，17(4):241－244.