一种基于二次项逼近的DDS算法及其实现

何善亮,马 骁,田 浩,杨洪强

(成都国腾电子技术股份有限公司,成都 610041)

1 引 言

直接数字合成器以数字的方式合成频率,与传统的模拟合成锁相环(Phase Locked Loop,PLL)相比具有合成精度高、合成时间短、相位连续以及结构简单等特点,其灵活的扫频,扫相功能广泛应用于雷达、通信、电子对抗等领域[1]。

DDS在实现上具有多种方式,包括基于 ROM(Read Only Memory)查找表方法、基于坐标旋转法以及线性近似法等。在不同的应用系统中,根据性能和面积折衷的考虑,各种算法都得到不同程度的应用。基于ROM查找表在硬件实现上简单,但耗用巨大的查找表资源,工作频率低;线性近似法硬件实现简单,耗用资源少,工作频率高,但SFDR性能较差;坐标旋转法采用查找表与旋转坐标近似算法来实现面积、功耗、速度以及性能的优化,获得了较好的效果,也得到了广泛的应用。但在现代雷达、通信系统中,对功耗、面积、速度以及性能的追求是无止境的,DDS作为系统的信号源和调制源,占据了系统的核心部分,它的优化设计给整体系统的优化带来巨大作用,因而,有必要设计一种在功耗、面积、速度以及性能上更优的算法来达到系统的更优化设计。在此,提出了基于二次项逼近的DDS算法。

2 DDS基本原理

DDS的基本结构如图1所示,包括相位累加器、相位加法器、相位到幅度转换器,幅度调制器以及数字到模拟转化器(Digital Analog Converter,DAC),其中相位累加器是用于产生相位值。相位加法器对相位累加器产生的相位值进行相位调整,完成调相的作用。相位到幅度转换器完成从相位到波形幅度的转换。幅度调制器是在对输出的波形进行幅度压缩,DAC模块将数字信号转换为模拟信号,完成数字正余弦波形到模拟波形的转换[1]。

图1 DDS原理图Fig.1 Block diagram of DDS

3 基于二次项逼近DDS算法设计

基于二次项逼近DDS算法的基本思路是通过将二次项式运算与三角函数式近似,采用分段算法,得到最优化的基于二次项逼近DDS算法,其设计如下所述。

基于二进制量化的DDS正弦值可由下面的公式表述:

其中,xi=i/2N,i∈{0,2N-1},N表示相位的位宽,R(·)k代表将结果进行二进制k位精度的截位。根据正弦函数的特点,其关于相位π与π/2对称,我们利用此性质把查找表降为原来的1/4,也即是将一个周期的正弦函数映射到π/2内,也称为1/4压缩,压缩后的正弦函数表述如下:

其中,i∈{0,2N-2-1},相位插入1/2最低有效位以减少硬件。此时,我们采用一个二次项表达式近似Sq(xi),如下:

显然,直接求算近似误差很大。为了降低近似误差,我们把正弦函数进行分段,得到分段二次项逼近算法:把 Sq(xi)分为若干段,每段用一个二次项表达式近似。为了利于硬件实现以及减少资源,各段必须等长,并且段数以2为权数。经上分析,问题简化为求一组2m个二次项表达式:

其中,j∈{0,2m-1},并用其近似于正弦值 Sq(xj·n+xi),i∈{0,n-1},n=2N-m-2。根据分段二次项表达式近似,可以得到各分段的二次项表达式系数C2、C1、C0。其求解方程如下:

其中:

根据以上方程求解,将得到第J段的二次项系数为C0j、C1j、C2j。而通过该系数,即可求出该段的正弦输出。

由以上二次项逼近DDS算法推导可知,二次项式与正弦函数是相等的。也就是说,二次项逼近算法不存在运算等式上的近似。相比于文献[1-2]中坐标旋转算法的算式近似误差,二次项逼近DDS算法理论上可以完全无误差地等价于正弦函数,但实际应用上,由于电路实现时,二次项的运算系数以及运算结果采用的是有限的二进制位宽,因而不可避免引入量化误差。在计算二次项运算误差时,主要关注二次项系数位宽的宽度,运算位宽截位以及DDS常规的相位截位与输出幅度截位误差。此类误差在文献[3-4]中作了详细分析,在此不再赘述。

下面举例说明二次项逼近算法。我们以相位寻址位宽宽度为17位、输出幅度值位宽宽度为14位来分析二次项逼近型算法应用。

根据正弦函数的对称性以及二次项逼近算法的分段特征,将17位相位字划分为3部分,高两位为象限寻址位,不参与二次项表达式的运算,随后5位作为二次项逼近分段位,即将π/2的相位分为25段,而最后的低10位作为每段的二次项运算数,如图2所示。

图2 相位信息示意图Fig.2 Information of phase

高两位与正弦波的象限对应关系如表1所示。

表1 象限映射Table 1 Quadrant map

第一象限表示0～π/2的正弦输出。根据对称性,其他3个象限正/余弦值可以通过高两位相位值将第一象限的正/余弦值映射得到,如图3所示。

图3 象限映射示意图Fig.3 Quadrant map

相位映射位后的5位为二次项逼近分段位,也即是即将π/2的相位分为25段,其原理如图4所示。

图4 算法原理示意图Fig.4 DDS algorithm based on quadratic approximation

每段对应各自的二次项系数 C0j、C1j、C2j,也就是对应32组系数。此32组系数可以通过式(5)求算得到,x1x2…xi表示每段内的运算数,作为段内运算相位。

由此得到二次项逼近算法的实现结构,即通过5位分段位相位对二次项系数进行寻址,得到 C0、C1、C2系数输出,然后各个系数与低10位的段内相位值(x1x2…xi)进行二次项运算,经过运算后得到第一象限内的幅度值,再通过象限映射将第一象限的幅度值映射到其他3个象限中,由此即可实现二次项逼近算法。

4 基于二次项逼近DDS算法实现

本节详细描述二次项逼近算法的电路实现。

选取相位累加器位宽为32位、相位寻址位宽为17位、DAC精度为14位的DDS为参考设计,得到图5中的基于二次项逼近DDS算法的相位到幅度转换结构,其中包括相位压缩模块、延迟匹配模块、二次项系数查找表、二次项运算模块以及输出处理模块。各模块的具体电路如图5所述。

图5 二次项算法电路结构Fig.5 Block diagram of DDS circuit based on quadratic approximation

相位压缩模块是根据正余弦的对称原则将0～2π的相位值压缩到0～π/2的象限中,这样可以减少运算逻辑;延迟匹配模块用于匹配延迟运算的流水级数;二次项系数查找表用于存储各分段的二次项系数C0、C1、C2,将分段相位值作为地址对系数查找表进行读取;二次项运算是用于进行二次项式c2·x2+c1·x+c0的运算,即系数与相位的运算。输出处理模块映射0～π/2正余弦值到其他3个象限中,使最后输出形成完整的正余弦波形。

4.1 相位压缩模块

相位压缩模块如图6所示。

图6 相位压缩模块Fig.6 Circuit of phase compression

该电路由选择器和反相器组成,通过相位高位的第二位作为选择器的选择端来控制输出相位是当前输入的相位值或是取反后的相位值,使输出的相位在进行幅度转换后总是能满足当前象限的幅度变化趋势。

4.2 二次项系数查找表

二次项系数查找表电路用于存储二次项系数,采用常用的ROM查找表电路。查找表地址共有5位,总共32组系数值,其存储值如表2所示,其中C0系数位宽为16位,C1系数位宽为10位,C2系数位宽为5位,总的查找表占用资源为992 bit。

表2 ROM查找表值Table 2 Data of ROM

4.3 二次项运算电路模块

二次项运算电路模块用于进行二次项式 c2·x2+c1·x+c0的运算,从式中可以看出,二次项式运算包括了3个乘法运算和两个加法运算,得到如图7所示的运算电路。

图7 二次项运算模块Fig.7 Circuit of quadratic approximation operation

以上电路使用了3个乘法器,占用较多的资源,为减少运算所产生的资源,我们试图将表达式变化为(c2·x+c1)·x+c0,由该变化后的式子可知,所用到的运算资源为两个乘法器和一个加法器,减少了一个乘法器的资源。在此,选用此改进后的结构实现二次项式的运算,其电路结构如图8所示。

图8 改进二次项运算电路模块Fig.8 Circuit of improved quadratic approximation operation

4.4 结果处理模块

结果处理电路模块如图9所示。该电路由选择器和反相器组成,通过高两位作为选择器的选择端来判断是否将运算的余弦值进行符号取反,用以将第一象限的幅度值映射到其他3个象限中去。

图9 结果处理模块Fig.9 Circuit of end process

象限映射表如表3所示。

表3 结果处理中象限映射表Table 3 Quadrant map of end process

5 性能分析与比较

对第4节实现的电路进行性能分析,即相位寻址采用17位输入、输出14位幅度宽度的余弦波形。使DDS电路工作在1GHz工作频率下,配置DDS输出典型频率点的余弦波形,截取输出的14位宽总线数据进行频谱分析,得到DDS的SFDR性能指标,其中10 MHz、100 MHz,200 MHz以及 400 MHz频率输出SFDR如图10所示。

图10 不同频率时SFDR分析结果Fig.10 SFDR of 10MHz,100 MHz,200 MHz and 400 MHz output

由以上典型频点输出的SFDR仿真分析可知,最差的SFDR为-105.1 dBc。与已有算法进行性能以及面积的比较,结果如表4所示。

表4 性能比较Table 4 Performance comparison

从表中可以看出,本算法的性能指标中SFDR略小于文献[1](-106 dBc),而面积上只采用了两个乘法器、两个加法器以及992比特的查找表,与文献[1]的27个高比特位宽(22位)加法器相比,虽然乘法器与加法器不能直接对等比较,但显然,高比特位的加法器与低比特位的乘法器具有相当的资源损耗,因而,在资源损耗上本算法相对于文献[1]有至少一半以上的减少,资源上的优化相对于性能上的减少具有明显的优势。

本算法对比于其他文献算法[2,5-6],在性能上有5 dB以上(对比文献[2])的改善,在资源上有1/3以上(对比文献[6])的改善,性能及资源优化都得到明显提高。

考虑在相同设计工艺、相同工作频率下面积的减少必然会带来功耗的降低。因而,相比于已有算法,从性能、面积以及功耗的综合对比下,本算法具有较为明显的优势。

6 结 论

本文详细设计了基于二次项逼近的DDS算法,并给出了算法的电路实现。通过仿真分析表明,该DDS算法在17位相位寻址、14位幅度输出的电路仿真中,得到的SFDR高达-105.1 dBc,而面积上只用了两个乘法器、两个加法器以及992比特的查找表,相比于现有的算法,在性能、面积以及功耗上得到了明显的改善。该算法能够给现有雷达、通信系统中的信号源、调制源提供更优化设计,可广泛应用于具有高要求的雷达、通信及信号源等系统。

[1] 何善亮,马骁.一种高性能DDS的算法研究和实现[C]//四川省电子学会半导体与集成技术专委会2008年度学术年会论文集.成都:四川省电子学会半导体与集成技术专委会,2008:311-316.HE Shan-liang,MA Xiao.An Improved DDS algorithm and its implementation[C]//Proceedings of The 2008 Annual Conference Proceedings of Semiconductor and Integration Technology Special Committee of Electronics Association of Sichuan.Chengdu:Semiconductor and Integration Technology Special Committee of Electronics Association of Sichuan,2008:311-316.(in Chinese)

[2] Madisetti A,Kwentus A Y,WillsonA N.A 100MHz,16-b,direct digital frequency synthesizerwith a 100-dBc spuriousfree dynamic range[J].IEEE Jounal of Solid State Circuit,1999,34(8):1034-1043.

[3] Goldberg B G.Digital Frequency Synthesis Demystified[M].VA,USA:LLH Technology Publishing,1999.

[4] Vankka J.Digital Synthesizers and Transmitters for Software Radio[D].Helsinki,Finland:Helsinki University of Technology,2005.

[5] Jafari H,Ayatollahi A,Mirzakuchaki S.A low power high sfdr ROM-Less direct digial frequency synthesizer[C]//Proceedings of the 17th International Conference on Microellectronics.[S.l.]:Microelectronics,2005:13-15.

[6] Ashrafi A,PanZ,Adhami R,et al.A novel ROM-Less direct di-gital frequency synthesizer based on Chebyshev polynomial interpolation[C]//Proceedings of the 36th Southeastern Symposium on System Theory.[S.l.]:System Theory,2004.