TMS320C6455的DDR2电路的信号完整性设计

曹亚良，张福洪

(杭州电子科技大学通信工程学院，浙江杭州310018)

0 引言

TMS320C6455是 TI公司的高性能 DSP，在通信、网络、音视频处理等领域有广泛应用。TMS320C6455带有一个DDR2控制器，由于DDR2的高速性，信号通过传输介质时很容易受到串扰和反射的影响［1］。为了确保DDR2信号的可靠传输，绘制PCB时必须进行信号完整性设计。文献2介绍了高速电路设计中处理信号完整性问题的基本方法;文献3给出了TMS320C6455的DDR2电路的布线参考规范;文献4介绍了使用Hyperlynx对DDR2电路进行前仿真和后仿真的过程。文献5阐述了在Xilinx公司的FPGA平台上设计DDR2控制器，并进行信号完整性仿真和测试的过程，该文中使用的DDR2器件为SO-DIMM接口的内存条。本文阐述利用Ansoft Designer和SIwave结合Cadence Allegro完成DDR2电路的信号完整性设计的过程，使用的DDR2器件为Micron公司的DDR2颗粒。

1 DDR2简介

DDR2即Double Data Rate2(双倍数据速率)，是一种在不提高时钟速率的前提下使数据速率提升为原来的两倍的技术。DDR2的存储介质仍然是SDRAM，并且DDR2对地址信号和控制信号使用时钟信号的单边沿采样，这一点与SDRAM相同。不同的是，DDR2对数据线(DQ)使用DQS(DQS是差分信号)的双边沿进行采样，这使得DQ和DQS信号的设计要求相对于地址信号和控制信号而言更为严格，也是DDR2的设计难点。本文以DDR2的DQ信号为例阐述DDR2的信号完整信设计。

DDR2的操作分为读操作和写操作两种。在写入数据时，DQS和DQ由DDR2控制器输出，且DQS和DQ相差90°相位，此时DDR2芯片利用DQS对DQ进行采样;在读取数据时，DQS和DQ由DDR2芯片输出，且DQS和DQ是同步的，此时需要由DDR2控制器自身来调整DQS和DQ之间的相位延迟，使DQS和DQ信号产生90°相位差，以实现对DQ的正确采样［1］。因此，DDR2控制器端的时序相对DDR2芯片端更为复杂。

2 前仿真与约束规则

在设计PCB之前首先要确定叠层结构。本设计使用的叠层结构如表1所示，板材为FR4，铜箔厚度1/2oz(1oz=35μm)，介质厚度100μm。

表1 PCB叠层结构

TI的应用手册建议使用至少6层的PCB叠层设计DDR2电路［3］，在本设计中DDR2的走线使用L3、L5、L10、L12。这4层信号层的结构一致，且每一层信号的相邻层都是完整的参考平面，阻抗特性稳定，屏蔽效果好。带状线的单端阻抗为:

带状线的差分阻抗为:

式中，H为相邻两层参考平面之间的距离，此处为200μm，W为线宽，T为铜箔厚度，εr为介电常数，FR4板材的εr典型值为4.5，S为差分对的间距。当Z0=50Ω时计算得线宽为3.5mil，受PCB工艺的限制，线宽最小只能为4mil，此时Z0=47Ω。在线宽为4mil的前提下，当Zdiff=85Ω时，计算得差分线间距为5mil。

在进行布线之前，在Ansoft Designer下对PCB的串扰和反射进行前仿真，确定布线规则。前仿真电路原理图如图1所示，发送器模型使用 TMS320C6455的 IO端口 IBIS模型，接收器模型使用MT47H64M16－25的IO端口IBIS模型。IBIS模型是一种描述有源器件端口驱动和接收电气特性的通用模型，可以从器件的生产厂家获得。发送器和接收器之间使用Designer中的带状线模型连接，模拟实际中的传输线。图1中NEXT为近端串扰，FEXT为远端串扰，VS为发送端信号，Vout为接收端信号。

图1 前仿真电路原理图

在Designer中对带状线模型进行参数扫描，选择合适的参数作为设定约束规则的依据:

(1)令耦合长度分别为300mil、900mil、1 500mil、2 000mil，观察接收端信号，分析耦合长度对接收端信号的影响;

(2)令耦合长度为 2 000mil，令线间距分别为 4mil、5mil、6mil、8mil，观察远端串扰信号，分析线间距对远端串扰的影响。

不同耦合长度下接收端信号的瞬态仿真波形如图2所示。由图2可知接收端信号在不同耦合长度下均没有明显的过冲和下冲现象。随着耦合长度的增大，接收端信号的延迟增大。当耦合长度小于1 500mil时，信号无明显失真。当耦合长度大于1 500mil时，信号失真变得严重。远端串扰的瞬态仿真波形如图3所示。由图3可知随着线间距的增大，远端串扰明显减小，当耦合长度为2 000mil，线间距为8mil时，远端串扰电压仅为17mV，对信号的传输影响很小。近端串扰的电压幅值与远端串扰在同一数量级。

图2 接收端信号

图3 远端串扰

根据以上计算和仿真分析，确定以下约束规则:线宽4mil，线间距8mil，耦合长度小于1 500mil，差分线宽4mil，差分间距5mil。

3 布线与后仿真

在Allegro中设定由前仿真确定约束规则，并完成布线。DDR2的信号线根据时序特点的不同可以分为两组:地址线、控制线、时钟线为一组;DQ、DQS为一组。同一组内的信号走线要尽量保持等长，在布线过程中部分信号线要走蛇形线。当走线从芯片下方穿过时，由于BGA分装的管脚散出，走线的参考平面会变小，此时必须尽量使参考平面位于走线的正下方或正上方，以形成一个稳定的传输回路。

在高速电路设计中，不能将过孔看成简单的电气连接，而必须考虑其对信号完整性的影响。过孔在传输线上表现为传输线阻抗不连续的断点，会造成信号的反射［6］。因此必须采取措施减小过孔对信号质量的影响。常用的方法是在过孔附近添加一个与地平面相连的过孔，称为回流孔，使之与信号过孔之间形成稳定的传输回路。本文中设计的PCB密度较高，没有多于的空间设置回流孔，因此对PCB上的过孔数量做了严格的限制:每个网络的过孔数量均为2。这就决定了DDR2的信号线不能出现在PCB的顶层。为了保证每一层走线层的传输特性相似，所有的走线都在PCB内层完成。

在完成布线之后要进行后仿真，考察实际走线的情况下PCB中信号线之间的相互干扰。后仿真包括以下3个步骤:

(1)将Allegro下的PCB文件导入SIwave，在SIwave中选择要仿真的信号线，提取后仿真所需的信息，生成snp文件，该文件包含了PCB版图中所选信号线的S参数信息;

(2)在Designer中导入snp文件，生成后仿真模型，该模型与前仿真使用的带状线模型类似，不同的是由SIwave提取的仿真模型将PCB的叠层结构、走线、过孔等板级特性都纳入考虑范围，更接近实际情况，仿真的结果可以反映真实的PCB中的信号质量;

(3)在后仿真模型的两端添加发送器件和接收器件的IBIS端口模型和激励源，设置合适的激励信号，启动仿真。

DQ信号(32bit总线宽度)的后仿真结果如图4所示。DDR2的32根数据线被抽象为一个64端口的模型，其激励端为TMS320C6455的IO端口IBIS模型，接收端为MT47H64M16－25的IO端口IBIS模型。DQ信号的仿真结果以眼图的形式显示，图4的眼图是32个信号波形中的一个。Designer下的仿真结果显示DQ总线波形具有良好的一致性。

由图4的眼图可见，DQ信号没有出现严重的过冲和下冲的现象，眼图质量很高，说明前仿真制定的约束规则是合理的。

图4 DQ信号眼图

在完成后仿真之后还要计算时序裕量，根据后仿真眼图，使用以下计算公式:

式中，MarginSETUP为建立裕量，MarginHOLD为保持裕量，这两个参数的值可以通过查询DDR2芯片的数据手册得到;W为采样窗口宽度，由图4的眼图可得W=1.9ns;TCCSLEAD和TCCSLAG为DSP的不确定因素，可以通过查询DSP的数据手册得到，其中TCCSLEAD表示发送端在周期时间内发送数据时在周期头处的数据无效时间，TCCSLAG表示发送端在周期时间内发送数据时在周期末尾处的数据无效时间。DSmin为DDR2存储器的最小建立时间，DHmin为DDR2存储器的最小保持时间。上述参数的具体数值如表2所示，由式3、式4计算得建立裕量为480ps，保持裕量为460ps，表明还有较大的时序裕量，可以满足设计要求。

表2 DDR2时序裕量计算参数

4 结束语

本文讲述了利用Ansoft Designer和SIwave结合Cadence Allegro对TMS320C6455的DDR2电路进行信号完整性设计的设计流程。本文中设计的PCB板卡已经投入使用，通过对板卡上的DDR2存储器进行实际测试表明，所设计的DDR2电路可以在500MHz总线速率下稳定运行，符合设计预期。

［1］ 邵鹏.高速电路设计与仿真分析［M］.北京:电子工业出版社，2010:165－171.

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