应用于CMOS图像传感器的低功耗DPGA设计

姚素英，聂凯明，赵士彬

(天津大学电子信息工程学院，天津 300072)

目前，在便携式电子设备和无线通信等对功耗要求较高的领域中，CMOS图像传感器(CMOS image sensor，CIS)正凭借其高集成度、图像信息随机读取、低功耗和低成本等优点取代 CCD(charge coupled devices)图像传感器[1-2]．芯片级CIS读出电路的工作过程一般为：光信号完成光电转换后，依次通过相关双采样电路(correlated double sampling，CDS)[3]和数字可编程增益放大器(digital programmable gain amplifier，DPGA)进行噪声消除和增益调整，形成模拟电压信号，再经 ADC转换成数字信号进行输出[4].其中 DPGA电路的主要作用是进行色彩平衡和自动曝光的增益调整[5]，对读出电路的低功耗设计具有重要的影响．

为了降低 DPGA的功耗，一般可以从电路结构和运放电路两方面对其进行改进．传统 DPGA针对电路结构的改进主要是把大增益区间分成多个小的增益区间来实现[6-8]．但是这势必导致流水线级数的增加和级间负载效应变大，影响 DPGA功耗的进一步优化；传统运放电路优化方法主要包括时间交替采样[9]、运放预摆动[10]等，但其主要是针对单一流水线级的电路优化，且偏置电流始终保持满足最大摆动幅度的电流值，在弱摆动条件下能量效率较低．

笔者提出一种基于运放共享和动态偏置技术相结合的低功耗开关电容 DPGA设计．在电路结构上采用运放共享技术，通过优化的时序和电容阵列设计，可仅使用单个运放实现传统两级流水线 DPGA的增益控制，有效减少了流水线级数和级间负载效应；在运放电路上一方面平衡了共享运放在不同状态下的增益带宽(gain bandwidth，GBW)需求，另一方面提出了一种适用于上述运放共享技术的动态偏置电路．相比于传统DPGA，所提出的DPGA可以有效降低读出电路的功耗水平，进而满足低功耗图像传感器设计要求．

1 运放共享DPGA

开关电容 DPGA是通过改变反馈网络的反馈系数实现增益变化．当DPGA增益大范围变化时，其反馈系数和GBW需求会剧烈变化，而且反馈系数的剧烈变化会导致系统稳定性恶化．为解决上述问题，传统 DPGA通过多级流水线结构将反馈系数的变化分到多级电路中使每级电路的反馈系数变化较小，进而降低了GBW的平均需求，加强了系统稳定性[6-8]．但是流水线结构必然引入与级数相等数目的运放，而且流水线级间负载效应显著，这都严重限制了 DPGA功耗的进一步降低．笔者采用运放共享技术[11-12]，通过单个运放和改进的反馈网络控制时序实现两级流水线 DPGA的增益控制，并以此为基础通过优化可编程电容阵列提高系统稳定性，从而减少DPGA中运放的数目和级间负载效应，进一步降低DPGA功耗．

1.1 运放共享DPGA的结构及工作原理

DPGA在芯片级 CIS读出电路中所处的位置和结构如图 1所示．DPGA的输入信号为列级相关双采样电路[3](CDS)输出的像素信号 Vsig和复位信号Vrst，由于两者含有列级固定模式噪声(fixed pattern noise，FPN)，因此 DPGA 需要对其进行求差消除噪声后才能进行信号增益调节，并将处理后的信号提供给 ADC电路．图 1虚线框内为采用运放共享技术DPGA 的结构，其中 Vref1和 Vref2为参考电压，Vos为运放等效输入失调电压，此结构主要由运放、开关网络和 3组电容 C1、C2、C3组成，其中 C1为可编程电容阵列，由其决定最终的增益值．DPGA中开关采用的Φ1和Φ2两相不交叠控制时序与对应的DPGA输入输出信号如图 2(a)中所示，并通过正处于闭合操作的开关来吸收正处于断开操作的开关所注入的沟道电荷的方法来减小开关的沟道电荷注入效应．

图1 CIS读出电路信号处理流程及运放共享DPGA结构Fig.1 Signal processing flow of CIS readout circuit and structure of op-amp sharing DPGA

图2 DPGA控制时序及分阶段工作等效结构Fig.2 Controlling clock and equivalent structure of DPGA in different states

DPGA在不同控制时序下的等效电路结构如图2(b)所示．定义当 Φ1为“1”、Φ2为“0”时 DPGA处于A状态，反之处于 B状态，设CLeffA和 CLeffB分别为 DPGA处于 A状态和 B状态时的等效负载电容．DPGA处于 A状态时，电容 C1采样前级电路输出的第n个像素信号Vsig[n]，当DPGA进入B状态时，电容 C1采样前级电路输出的复位信号 Vrst[n]，并且电容 C1和 C2组成保持态，电容 C1中的电荷将会转移到电容 C2中，完成对信号 Vsig[n]-Vrst[n]放大C1/C2倍，同时 C3两端均接固定参考电压实现对 C3的电荷复位．当 DPGA再次进入 A状态时，电容 C1继续采样第 n＋1个像素信号 Vsig[n＋1]，同时 C2和C3组成保持态，将电容 C2中的电荷转移到 C3中，使得 B状态时输出的信号完成 C2/C3倍的第 2次放大．因此DPGA经过1.5个周期完成对信号Vsig[n]-Vrst[n]放大 C1/C3倍，并通过改变电容 C1大小实现增益的变化．其中电容C2在运放共享DPGA中起到连接第1级流水线和第2级流水线的关键作用，其既是第 1级流水线的反馈电容又是第 2级流水线的采样电容．在运放输入失调电压为 Vos的情况下，给出每级流水线对应的输出信号与输入信号的关系式

(1) 当DPGA从A状态进入B状态时实现第1级流水线功能．电容 C1和 C2的电荷总和是守恒的，根据电荷守恒方程得出第1级流水线即DPGA处于B状态时输出的电压信号由得出

(2) 当DPGA从B状态再次进入A状态时实现第2级流水线功能．电容C2和C3的电荷总和是守恒的，根据电荷守恒方程得出第 2级流水线即 DPGA处于 A状态时输出的电压信号由得出

1.2 可编程电容阵列C1的优化

本文中提出的DPGA采用电容C1为可编程电容阵列，实现从 1到 4倍增益 64级线性步进．为了同时实现电容间的良好匹配和使用较少的控制开关数目，采用温度计码和二进制码相结合的混合编码方式对电容阵列进行编码控制．通过 7位混合码控制电容阵列，混合码中低4位为二进制码，高3位为温度计码，其码间的权值关系如表 1所示．随着增益控制码的步进，0～63个单位电容逐次加入 C1电容中参与采样信号，实现64级增益步进．

当 DPGA增益变化时，C1电容阵列中参与采样信号的电容值随之变化，因此系统的反馈系数也随之变化，反馈系统的变化降低了系统稳定性．此外，如式(2)所示，DPGA最终输出电压中总失调电压与DPGA增益相关，等效为引入非线性误差．

表1 混合码的码值与权重对应关系Tab.1 Corresponding relationship between mixed code and weight

为提高系统稳定性和消除输出中与增益相关的失调电压，C1电容阵列采用固定反馈系数方法．让C1阵列中未参与采样前级电路输出信号的电容去采样固定的参考电压 Vref1，实现 DPGA 处于任何增益时等效的总采样电容大小均为 C1、因此当 DPGA处于 B状态时，等效采样电容为 C1反馈电容为 C2，此时系统的反馈系数为C2/(C1＋C2)，而当DPGA处于A状态时，采样电容为 C2、反馈电容为 C3，此时系统的反馈系数为C3/(C2＋C3)，两个状态下DPGA的反馈系数都是恒定的，这使得系统更加稳定．采用固定反馈系数后再次根据电荷守恒方程可以得到 A和 B两个状态下的输出表达式修改为

式中：Cs表示电容阵列 C1中参与采样信号的电容值；Again表示DPGA的设定增益．通过混合编码和固定反馈系数的方法既实现了电容阵列的匹配又提高了系统稳定性，同时将输出中失调电压的系数固定，消除了由于失调引入的非线性．

对于低速开关电容放大器，电路处于保持态时采样电容与反馈电容储存的kT/C噪声能量远远小于电路处于采样态时采样电容存储的 kT/C噪声能量，根据参考文献[13]的结论得到本 DPGA等效输出 kT/C噪声均方根电压为

式中 kB为玻尔兹曼常数．当 DPGA处于最大增益，即 C1＝4C3时，等效输出 kT/C噪声均方根电压达到最大值为

最终综合kT/C噪声对系统精度影响以及电容版图匹配问题后，DPGA中C3取值为0.8,pF，在DPGA为最大增益时C1取值为3.2,pF．

2 运放共享DPGA的功耗优化

运放共享技术在结构上降低了 DPGA的功耗水平．为了进一步优化DPGA的总体功耗，通过合理设计每级流水线可实现的增益倍数来均衡共享运放在不同状态下的GBW需求，并使用适合于运放共享结构的动态偏置技术来优化 DPGA中共享运放的功耗，降低了运放电路本身的功耗，实现对DPGA整体功耗的进一步优化．

2.1 共享运放电路结构

DPGA中共享运放采用单级Cascode结构，为满足系统环路增益的要求，加入增益提升技术以提高运放开环增益．共享运放结构如图 3所示，其中 Bup和Bdown分别为上部增益提升辅助运放和下部增益提升辅助运放；Msta管给运放提供静态偏置电流；而 Mdyn管给运放提供动态偏置电流．

图3 共享运算放大器结构Fig.3 Structure of shared op-amp

2.2 共享运放GBW均衡的实现

DPGA处于 A、B两个状态时，运放的负载电容和系统的反馈系数是不同的，因此 DPGA在不同状态下运放对GBW的需求是不同的．运放GBW的需求反映到电路中就是对运放输入对管跨导 Gm的需求，根据前面分状态对 DPGA的分析可以得到不同状态下运放所需跨导的表达式为

式中：n为系统精度要求；Ts为运放建立时间；f为系统反馈系数．

DPGA在A、B状态下运放需要的输入跨导与电容C2的关系曲线如图4所示．当电容C2的大小处于图中交点所对应的位置时，运放在 A、B两个状态下跨导的需求相等且最小，即实现了 GBW 的平衡．因此通过合理选取电容C2的大小可以实现DPGA两个状态下运放 GBW 需求的均衡，优化系统功耗需求．综合考虑 GBW 平衡问题与电容 C1、C3的大小后，C2取值为1.6,pF．

图4 运放需求的Gm与电容C2的关系曲线Fig.4 Curves of required Gm of op-amp versus C2

2.3 动态偏置电路

运放的偏置电流要满足其最大输出电压时的摆率要求，因此在输出电压较小的情况下如此大的偏置电流是一种过度设计，整体的功耗效率较低．通过使用动态偏置电路可在运放摆动时自适应增加运放的偏置电流，既可实现运放的摆率要求又降低了运放的平均功耗．但是传统应用于开关电容放大器的动态偏置均需要在系统采样阶段进行复位操作，当系统进入保持阶段后开始给运放提供动态偏置电流[14-15].由于本文中提出的运放共享 DPGA中运放处于连续工作状态，动态偏置电路需要能够实时检测运放的摆动状态，所以上述方法并不适用．

根据运放共享 DPGA的特殊需求，提出了可以实时检测运放摆动状态的动态偏置电路，其结构如图5所示．其中虚线框内为共享运放及其负反馈环路的示意图，CL为运放的等效负载电容，Istatic为共享运放的静态偏置电流(对应为图3中Msta管提供的电流)，M1～M6管为动态偏置电路部分，其中M4管对应图3中 Mdyn管．该结构中 M5和 M6管的栅极分别接共享运放的正输入端(inp)和负输入端(inn)，其能够实时检测共享运放摆动时输入电压差异 ΔVin＝Vinp－Vinn，并将此 ΔVin转换成电流 Id，电流 Id与 Istatic之和构成运放的总偏置电流 Itotal．随着运放对负载电容 CL的充电，在负反馈环路的作用下反馈电压将使得 ΔVin不断减小，Id最终趋于零，Itotal恢复为静态偏置 Istatic，运放停止摆动并进入线性工作状态，即动态电流的维持时间约为运放的摆动时间．

图5 动态偏置电路Fig.5 Dynamic biasing circuit

为保证运放输出电压最大变化为 Vout,max情况下摆动时间不超过Tslew，对于采用恒定偏置的运放至少需要偏置电流为 Islew＝CLVout,max/Tslew．文中所提出的动态偏置方法将Islew分为两部分实现：①静态偏置电流 Istatic用以满足运放的 GBW 要求；②动态偏置电流Id取决于运放的摆动状态．具体的说，DPGA中运放出现摆动时inn输入端的电压会低于inp输入端，即 ΔVin＞0，其值大小取决于最终输出电压摆动的最高电压．这个输入电压的差异导致动态偏置电路中流过 M6的电流 I2大于流过 M5的电流 I1，通过 M1和M2的镜像作用在 M3中可得到与输入电压差值成正比的差值电流 ΔI＝gm5,6ΔVin，其中 gm5,6为 M5和 M6的跨导．这个差值电流经过 M3和 M4组成的电流镜最终被放大为动态偏置电流 Id，其值为A′(I2－I1)＝A′gm5,6ΔVin，其中 A′为 M3与 M4的尺寸的比值．在运放整个摆动期间 Tslew内，设运放输入电压差随时间的函数关系为 ΔVin(t)，ΔVin(t)的等效值为 ΔVin,eq，动态偏置电流的等效值为 Id,eq，总偏置电流的等效值为Itol,eq，根据动态偏置的工作过程可以得到

分别采用恒定偏置与动态偏置方法下运放的等效总偏置电流与等效输入电压差的关系曲线如图 6所示．在具体设计时取 Istatic＝0.5Islew，动态偏置能够提供的最大动态偏置电流 Id,max＝0.5Islew．设运放输出电压变化最大时输入电压差为 Vin,max，变化最小时为 0，在输出电压变化范围内对摆动期间的等效总偏置电流求平均即得到对于不同输出电压条件下运放摆动期间的平均等效总偏置电流

因此动态偏置可以在运放摆动期间等效减少25%的总偏置电流，而当运放进入线性工作状态后由于 Istatic＝0.5Islew，运放可以减少 50%的总偏置电流．具体设计电路时将摆动时间设为运放工作时间的20%，因此使用动态偏置后运放可以节省约25%×20%＋50%×80%＝45%的总偏置电流．

图6 运放等效总偏置电流与等效输入电压差的关系Fig.6 Relationship of equivalent total biasing current in op-amp and equivalent input voltage

3 电路仿真

最终通过Chartered 1P6M 0.18,µm 1.8 V/3.3 V工艺完成整个DPGA电路设计，在Spectre仿真环境下对电路进行仿真．在仅提供静态偏置电流条件下对共享运放进行AC仿真，得到共享运放的主要性能参数如表2所示．

表2 共享运放主要性能参数Tab.2 Parameters of shared op-amp

DPGA进行增益步进仿真，即随时间进行逐次增加 DPGA控制码以实现增益步进，仿真结果如图 7所示．结果表明，随着时间进行DPGA，可以保持恒定的增益步进，实现 64级线性步进增益控制，增益变化区间为 0～12,dB．因为 DPGA与 DAC的输入输出特性是类似的，所以这里引用积分非线性(integral nonlinearity，INL)和微分非线性(differential nonlin earity，DNL)的概念对 DPGA的线性度进行分析．通过INL和DNL的定义，对在不同运放输入失调电压下 DPGA增益步进的仿真结果进行计算得到相应的INL和DNL曲线如图8所示，INL和DNL绝对值的最大值分别为0.4,LSB和0.3,LSB，满足系统12位数据精度的要求．

将两个设计的 DPGA增益级进行级联，可实现256级增益控制，增益变化区间为 0～24,dB，其对应功耗约为 1.1,mW．如表 3所示，与实现相同性能指标而未采用运放共享技术的 DPGA[7]相比节省了65.6%的功耗．

图7 DPGA增益随时间步进仿真结果Fig.7 Gain stepping result of DPGA

表3 本文中提出的DPGA与传统结构DPGA的指标对比Tab.3 Comparison between previous works and proposed DPGA

通过仿真随时间增大 DPGA的输入电压，可以得到运放的动态偏置电流和总偏置电流随输入电压(时间)的变化关系，如图 9所示．从仿真结果可见，动态偏置可以提供与 DPGA输入电压即运放摆动强度成正比的瞬时电流，通过计算得到运放的平均总偏置电流约为 65,µA．对采用静态偏置相同结构的运放进行仿真得到其平均总偏置电流约为119,µA，因此使用动态偏置技术节省了45.4%的运放偏置电流，验证了第2.3节中的分析，设计中最终实现的放大器采用了增益提升结构，总功耗由运放偏置电流和辅助运放偏置电流构成，因此相比于未采用动态偏置技术前[16]，节省的功耗约为25%．

图8 不同输入失调电压下DPGA的INL与DNL曲线Fig.8 INL and DNL curves of DPGA with different input offset voltages of op-amp

图9 动态偏置电流与总偏置电流随输入电压变化曲线Fig.9 Curves of dynamic biasing current and total biasing current versus input voltage

通过完成DPGA版图设计对文中提出的DPGA进行后仿真验证，DPGA版图设计如图10所示．后仿结果DPGA的INL绝对值的最大值为3.8,LSB，达到系统10位数据精度要求，精度降低主要是由C1电容阵列中布线寄生影响电容比值进而影响 DPGA增益造成的，但总体功耗的后仿结果与前仿结果一致，说明版图布线寄生对文中提出功耗优化并没有影响．

图10 DPGA版图Fig.10 Layout of proposed DPGA

4 结 语

提出了一种基于运放共享和动态偏置技术相结合的 DPGA 结构，并使用 Chartered,1P6M,0.18,µm 1.8 V/3.3 V工艺完成电路设计和版图设计．该结构在保证各流水线级运放 GBW 均衡的前提下通过单个运放实现两级流水线 DPGA的增益控制并有效地提高了运放输出摆动幅度较小时的功耗效率，功耗水平低于同等指标的传统结构 DPGA，实现了低功耗设计，满足低功耗CIS读出电路设计需求．

［1］ El Gamal A，Eltoukhy H. CMOS image sensors[J].IEEE Circuits and Devices Magazine，2005，21(3)：6-20.

［2］ Fujimoto Y，Tani H，Maruyama M，et al. A low-power switched-capacitor variable gain amplifier[J]. IEEE Journal of Solid-State Circuits，2004，39(7)：1213-1216.

［3］ Kawai N，Kawahito S. Noise analysis of high-gain，low noise column readout circuits for CMOS image sensors[J]. IEEE Transactions on Electron Devices，2004，51(2)：185-194.

［4］ Zhu Tiancheng，Yao Suying，Yuan Xiaoxing，et al. A 10 bit 50 ms/s pipeline ADC design for a million pixels level CMOS image sensor[J]. Journal of Semiconductors，2008，29(10)：1939-1945.

［5］ Rajeev R，Wesley E，Youngjun Y，et al. Color image processing pipeline：A general survey of digital still camera processing[J]. IEEE Signal Processing Magazine，2005，22(1)：34-43.

［6］ Furuta M，Kawahito S，Okada H. Programmable gain amplifier with color balancing for CCD image sensors[J]. IEE Proceedings Circuits Devices and Systems，2005，152(3)：229-235.

［7］ Xu Jiangtao，Li Binqiao，Zhao Shibin，et al. A linear stepping PGA used in CMOS image sensors[J]. Journal of Semiconductors，2009，30(2)：025003.

［8］ Oh Tae-Hwan，Lee Seung-Hoon. Single-chip CMOS CCD camera interface based on digitally controlled capacitor-segment combination[J]. IEEE Transactions on Circuits and Systems，2000，47(11)：1338-1343.

［9］ Zhang Siding，Huang Lu，Lin Beiyuan. Design of lowpower，high-speed op-amp for 10 bit 300 MHz parallel pipeline ADCs[C]// Proceedings of the 2007 IEEE International Conference on Integration Technology. New York：IEEE Press，2007：504-507.

［10］ Gupta Amit Kumar，Soundarapandian Karthikeyan. Pre-Charge Systems and Methods for ADC Input Sampling：USA，US2008/0024351 A1[P]. 2008-01-31.

［11］ Nagaraj K，Fetterman H. S，Anidjar J. A 250 mW，8-b，52 MHz parallel-pipelined A/D converter with reduced number of amplifiers[J]. IEEE Journal of Solid-State Circuits，1997，32(3)：312-320.

［12］ Ou Hsin-Hung，Liu Bin-Da. A 1-V 9-bit，2. 5 MHz pipelined ADC with merged switched-opamp and opampsharing techniques[C]// ISCAS 2005 IEEE International Symposium on Circuits and Systems. New York：IEEE Press，2005：1972-1975.

［13］ Yingkun G，Geiger R，Chen D. Noise analysis in hold phase for switched-capacitor circuits[C]// IEEE International Midwest Symposium on Circuits and Systems(MWSCAS). New York：IEEE Press，2008：45-48.

［14］ Hosticka B J. Dynamic CMOS amplifiers[J]. IEEE Journal of Solid-State Circuits，1980，15(5)：881-886.

［15］ Wang Y，Temes G C. Dynamic biasing scheme for highspeed low-power switched-capacitor stages[J]. Electronics Letters，2007，43(4)：214-216.

［16］ Zhao Shibin，Yao Suying，Nie Kaiming，et al. Areaefficient low power image sensor readout circuit with FPN cancellation[J]. Transactions of Tianjin University，2010，16(5)：342-347.