基于DDS+PLL的宽带扫频源的设计与实现

陈小清， 李磊民

0 引言

随着现代军事、国防及无线通信事业的发展，移动通信、雷达、制导武器、电子测量仪器和电子对抗等电子系统对频率合成器提出了越来越高的要求。线性调频（LFM)信号是一种常用的雷达信号，因其具有良好的脉冲压缩特性及分辨能力，在高分辨率、相控阵、合成孔径等雷达中都得到了广泛应用[1]。

传统的线性调频（LFM）信号主要采用压控振荡器来实现，这种方法不能保证信号的高线性度。采用 DDS产生LFM信号愈来愈受到关注，其主要优势在于具有频率转换时间快（可以达到纳秒级）、频率分辨率高、输出相位可调、可以产生任意波形、全数字控制和单片集成等优点[2]。

1 系统方案设计

系统主要包括通信电路、DDS、带通滤波器及PLL几部分组成。系统方案结构框图如图1所示[3]。

图1 系统原理框图

1.1 DDS原理及实现

直接数字频率合成（DDS）技术利用数字方式累加相位，不同的相位增量代表不同的频率，再以相位累加器的输出作为地址来查询正弦函数表得到正弦波幅度的离散数字序列，最后经D/A变换得到模拟正弦波或余弦波输出。基本结构包括相位累加器、正弦查询表ROM、数模转换器DAC以及附属的低通滤波器LPF。其原理框图如下页图2所示[4]。

图2中参考晶振为高稳定度的系统时钟，它用于DDS中各个器件的同步。DDS工作时，频率控制字 FCW(Frequency Control Words)K在每个时钟周期内与相位累加器累加一次，得到的相位值在每个时钟周期内以二进制码的形式去寻址波形存储器，将相位信息转变成相应的数字化正弦幅度值，存储器输出的数字化波形序列经DAC得到模拟输出，DAC输出的阶梯波再通过低通滤波器(LPF)平滑后得到一个纯净的正弦信号。实际上相位累加器以模数2A为基准，随频率控制字K改变的计数器，每收到一个时钟它存储的数值就增加l次。在频率控制字寄存器中包含的控制字K决定计数器增加的幅度，它会一直加到计数器溢出。当 DDS中的相位累加器计数大于2A时，累加器自动溢出最高位，保留后面的N比特数字于累加器中，即相当于做2A的模余运算，相位累加器平均每2A/K个时钟周期溢出一次。所以输出频率与频率控制字和时钟频率的关系为：

式中，outf 为DDS输出信号的频率，K为频率控制字，cf为时钟频率，A为相位累加器的位数。

图2 DDS原理框图

设计采用DDS芯片AD9858。AD9858是美国ADI公司推出的一款集成的、具有 1GSPS（千兆次取样/秒)速率的直接数字频率合成器。它内部集成了一个具有快速频率跳跃和精细调谐分辨率功能的10位DAC、相位/频率检测器和电荷泵，能满足设计者的低相位噪声、低虚假能量、快速频率转换和宽带宽线性扫描的要求。AD9858比先前的解决方案速度快三倍，功耗却未增加，适合用在无线设备、军事以及航空雷达的设计当中。

AD9858芯片共分为三大块：DDS核、模拟混频器和数字锁相环。DDS核可在数字域产生能够表示正弦曲线的数字值。通过设置不同的工作模式，DDS核可通过幅相转换器将这些正弦曲线值转换为频率、相位或调制成携带信息的信号；芯片的内部可用资源包括4个频率转换字寄存器(FTW)、4个相位偏移字寄存器(POW)和一个控制字寄存器(CFR)、一个步进频率转换字寄存器(DFTW)和一个步进频率斜率字寄存器(DFRRW)。通过配置这些寄存器便可以得到所需的扫频信号。

1.2 1.6 GHz锁相环的设计与实现

设计采用DDS作为PLL的激励信号，PLL作为跟踪倍频锁相环的方案，其原理如图1所示。DDS在某个频率附近产生精细的频率步进，而PLL则将DDS产生的信号倍频到所需的频率范围内。

当环路锁定时，输出频率为：

式中K为DDS频率控制字，cf为DDS的输入时钟频率，A为DDS相位累加器的位数，此时输出频率分辨率为：

式中DDSf∆为DDS的频率分辩率。可见，该频率合成器输出信号频率分辩率是DDS的N倍。

鉴相器采用Hittite公司的HMC440，它集成了一个10～1300 MHz的数字鉴频鉴相器，内部集成的5位计数器最高输入频率可达2.8 GHz。环路滤波器采用差分有源滤波器，利用Hittite公司网站提供的环路滤波器仿真工具设计环路滤波电路。VCO采用UMC2000A16。

1.3 通信接口电路设计

通信接口主要由单片机C8051F040实现。采用异步串行接口UART通信，串口数据通过MAX3232电平转换芯片转换成TTL电平送入到单片机，单片机解析通信协议得到扫频带宽及扫频时间等信息并计算出DDS的控制字。

2 系统软件设计

宽带扫频信号源的软件设计主要包括单片机实现系统通信的软件设计和FPGA控制AD9858的软件设计。单片机接收解析UART送来的数据并计算出AD9858各寄存器的控制字；FPGA采用并行方式将数据传送给DDS。

2.1 单片机软件设计

在系统中单片机主要完成系统通信和计算 DDS控制字。采用中断的方式接收UART传来的所需信号的频率、带宽、扫频时间等信息。定义每帧数据的头两个字节为帧头，倒数第二字节为数据的校验和，最后一字节为结束，每次收到数据时先判断帧头，帧头正确后将后面的数据缓存，并判断是否时最后一个字节，判断接收正确后计算 DDS的控制字。采用中断的方式接收数据并计算 DDS的控制字，中断服务程序的软件设计流程如图3所示。

图3 中断服务程序软件设计流程图

2.2 FPGA控制DDS的软件设计

使用 DDS产生扫频信号需要对功能控制寄存器（CFR）、频率转换字寄存器（DFTW）、频率斜率控制字寄存器（DFRRW）、频率控制字寄存器（FTW0）等寄存器配置。DFTW用来设置频率增量；DFRRW用来设置频率时间间隔；FTW0设置起始频率；扫频信号的开始和结束都是通过FUN信号实现的。其软件设计流程如图4所示。

图4 FPGA控制DDS软件设计流程图

3 结语

利用DDS+PLL设计并制作了中心频率1.6GHz带宽为0～600M可调的扫频信号，可产生三角波及正负锯齿的调频连续波，采用ROHDE&SCHWARZ信号源分析仪在调制域对产生的三角波和正锯齿扫频信号进行测试，测试结果表明三角波和正锯齿扫频信号的带宽，线性度及频率精度均满足设计指标要求。因此，采用DDS+PLL技术可以得到线性度高、宽带、分辨率高的扫频信号。DDS+PLL的优势在于可以充分利用锁相环的窄带滤波性能，提高对带外杂散的抑制度，降低杂散水平，同时采用高的鉴相频率(DDS输出频率)来提高PLL的转换速度，并利用DDS的高分辩率来保证小频率间隔。

[1] 迟忠君，徐云，常飞．频率合成技术发展概况[J]．现代科学仪器，2006(03)：21-24．

[2] 白居宪．低噪声频率合成[M]．西安：西安交通大学出版社，1995．

[3] 王轶．基于DDS+PLL技术的高性能频率源研究与实现[D].长沙：国防科学技术大学，2004．

[4] 周宏雷．低相噪 Ku波段频率合成器研究[D]．成都：电子科技大学,2008．