辐射效应对半导体器件的影响及加固技术

赵 力，杨晓花

（中国电子科技集团公司第58研究所，江苏 无锡 214035）

1 引言

随着信息技术及其产业的迅速发展，当今社会正从传统的工业化时代向一个崭新的信息化时代发展。信息技术为现代军事战争提供了新的战争手段，使未来的军事战争由传统战争形式转化为高科技、电子化、信息化战争。而微电子技术作为未来战争的核心技术，则已经成为未来战争的重要发展目标。

微电子技术要满足现代军事武器和装备的需要，一方面必须提高微电子器件的常规性能水平，另一方面更需要提高微电子器件的抗恶劣环境能力和可靠性。对于未来可能要面对的太空、核辐射环境而言，微电子器件的抗辐射加固和高可靠技术成为军用微电子器件的重要研究课题。

与其他半导体集成电路相比，CMOS集成电路具有功耗小、噪声容限大等优点，对于对重量、体积、能源消耗都有严格要求的卫星和宇宙飞船来说，CMOS集成电路是优先选择的器件种类。但是采用常规CMOS工艺技术制造的集成电路又难以满足航天技术的需要。在航空航天应用中，由于宇宙辐射的影响，CMOS器件的性能会产生一系列的变化，导致电路的失效。本文对CMOS器件尺寸缩小的总剂量效应进行了分析，然后针对分微电子器件抗辐射加固进行了分析。

2 辐射效应对器件等比例缩小的影响

2.1 栅氧化层厚度变化对阈值电压的影响

无论是硅栅还是金属栅器件，在栅与衬底间均有一层50nm～200nm的SiO2介质层，在辐射条件下，在SiO2介质中电离产生一定数量的电子-空穴对，其比例值为1Gy的吸收剂量在每立方厘米SiO2体积中产生7.8×1014数量的电子-空穴对。当在栅上加正向偏置时，迁移率较大的电子大部分溢出至栅极，有一部分电子与空穴对复合，大部分空穴在正电场的作用下向SiO2/Si界面运输，且有一部分被界面处SiO2一侧的缺陷俘获，这种传输在时间上有很大的分散性，且是电场强度和氧化物厚度的强函数。这样的正电荷堆积会引起器件阈值电压的漂移，最终影响器件的性能。同辐射引入的俘获空穴数量相对应的阈值电压变化可以表示为[1]：

式中：bh是氧化物中产生的空穴体密度被俘获后形成的固定正电荷部分；参数h1是从Si-SiO2界面指向氧化物的距离，在此距离内被俘获的空穴可以同衬底向栅隧穿的电子复合。

图1所示为典型的nMOS晶体管（a）和pMOS晶体管（b）的电流-电压（I-V）特性曲线随辐射电离总剂量的增加而逐渐漂移的过程[2]。图中未画出界面陷阱电荷的影响，界面陷阱电荷会使曲线的斜率减小。图中横坐标为栅极电压（VG），纵坐标为漏极电流（ID）；五条曲线分别标识为0、1、2、3、4。0表示未辐照前器件的I-V特性曲线；1、2、3、4表示不同辐照剂量下器件的I-V特性曲线。随着数字的增大，电离总剂量增大。

一般来说，漏极电流为10 μA时的栅极电压为阈值电压。对于nMOS晶体管加正偏压，当栅极电压大于阈值电压时，晶体管开始导通；栅极电压小于阈值电压时，晶体管截止（不导通）。对于pMOS晶体管加负偏压，则相反。根据图1，随着电离总剂量的增大，阈值电压向负方向漂移。在一定的电离总剂量辐照下，对于nMOS晶体管，原来该截止的晶体管导通，原来该导通的晶体管需要截止时无法截止；对于pMOS晶体管，原来该导通的晶体管截止，原来该截止的晶体管需要导通时无法导通，从而导致器件功能错误。图1（a）中的5条曲线分别代表着nMOS晶体管的5种功能状态：

0：正常；

1：噪声容限（抗噪声干扰度）降低、器件功能参数超出指标规范、开关速度可能降低；

2：由于阈值电压过零（小于0），准静态电流增大；

3：开关速度明显降低；

4：逻辑功能错误。虽然pMOS管不会出现像nMOS管那样明显的功能退化的4个阶段，但随辐射电离总剂量的增加，pMOS管会因在正常的工作电压下无法导通而失效。

经过研究证明，深亚微米CMOS技术是能抗辐射的，特别是对于低剂量率的空间应用，在辐照时似乎无需采取多余的措施，因为被俘获的电荷有相当一部分会恢复。但事实上并不是这么简单。在辐照时及辐照以后，电荷的俘获以及界面态的产生都应该加以考虑，特别是按等比例缩小的器件，会产生非均匀性以及比较严重的器件退化。

2.2 按等比例缩小对辐射效应的影响[3]

CMOS技术按等比例缩小，首先意味着由光刻限定的最小线宽减小。过去，在生产中只用到光学光刻。但是，由于最小的特征尺寸变化比可见光的波长更短，因而其他一些技术,如电子束或X射线光刻被认为是亚100nm时代的解决方案。由于沟道长度L按等比例缩小，其他参数也跟着按等比例变化。假定沟道长度减小因子Ks＞1，则栅氧化层厚度、器件距离及结深等也按同样的比例缩小。但是为了保持沟道电流有可接受的控制能力，必须考虑一些短沟道效应，如漏感应势垒降低（DIBL）及器件穿通等。

2.2.1 栅长关系

对于短沟道效应的辐射影响一直以来都存在争议。后来发现，辐照是否对短沟道效应有影响主要同工艺的细节有关[4,5]。Huang等人将这个问题模型化。为了计算短沟道NMOS正的固定电荷对平带电压及阈值电压的影响，提出了模型：

式中：Cox是单位面积氧化物的电容；ΔQot是被俘获的氧化物电荷量（C·cm-2）。

如果器件沟长L比源/漏耗尽区的宽度Wd大很多，则引起的平带电压变化同长度没有关系。由式（2）可以预期，短沟道器件的短沟道效应会增加。对于某些CMOS工艺来说，Vt的变化会很大[5]。此外，对于较短沟长的N晶体管，亚阈值漏电电流会显著增加。这就意味着，辐照过的短沟道晶体管的界面比长沟道器件预备功耗更大。详细研究NMOS中的正氧化物电荷及负氧化物电荷对阈值电压变化的贡献发现，起主要作用的是短沟道正电荷的增加，而负电荷变化不大。同负电荷影响一致，短的P沟道阈值电压变得更负。还发现当辐照是在非零的漏偏置电压下进行时，Qot呈现出不对称性。对于较短的栅长及亚阈值区，差别最为明显。正反方向的不对称性，可以用辐照后氧化物中沿沟道电荷分布的不均匀性来解释。

2.2.2 横向非均匀损伤

正如上一节所述，使短沟道器件损伤严重的附加因素是沿沟道损伤的不均匀性，即在靠近源及漏结处界面电荷和氧化物俘获电荷明显不同。这一现象通过沿Si-SiO2界面具有横向分辨率的专有技术得到了证实，这些技术的基础是修正的电荷泵技术[6]、L-阵列的串联电阻提取[7]以及所谓的栅感应漏电电流（GIDL）测量技术[8]。按照一级近似，辐照后的沟道电阻Rchan可以表示为：

式中：μn,p是电子或空穴的有效低场迁移率；Leff及Weff是晶体管的有效长度和宽度。Leff等于设计的沟长扣掉沟长的减小量，这一减小量同工艺有关，但是在同一个圆片上不同的L则是相同的。

在式（3）中的ΔL，同比体沟道更低VT时的源/漏邻接的边缘区对应。例如，如果在一个NMOS漏附近俘获较多正电荷，便会发生负ΔL情况。假如近漏处建立了界面态，则ΔL为正。结果造成更短的Leff。

不均匀性的起源尚不清楚，因为可能存在一些不同的机理。比如：一个有贡献的因素是在辐照时近漏处氧化物电场不同，它同结的内建电场有关。其次，接近源和漏的地方，氧化物化学性质是不同的，因为在此处的氧化物中存在离子注入杂质。此外，在Si-SiO2界面也可能存在机械应力的变化，它也会造成界面陷阱的产生。最后，也可能由于器件前步加工工艺，如等离子刻蚀及离子注入等在氧化物中产生未退火掉的残留位移损伤。

对于采用侧墙氧化物覆盖的低掺杂漏（LDD）工艺，还可能产生使性能退化的附加辐射感应横向不均匀性[9]。不用LDD，一般可以消除或减少这种类型的退化。

2.2.3 栅感应漏电流（GIDL）

GIDL是MOS器件减小时出现的一个新约束。由于它影响截至态的漏电流，因而在低功耗电路及DRAM中受到特别的关注。当栅偏压使衬底处于积累状态，而NMOS加负VGS时，空穴被吸引至界面。结果，在近漏处产生感应PN结。由于高电场的存在，从P到N区通过隧道注入载流子，同时引起附加漏电电流（GIDL）。GIDL电流基本上同器件长度L无关，并且随栅的过驱动电压绝对值|VGS-VT|的增加按指数规律增加。

在辐照以后，GIDL曲线向更负的方向变化。对于n沟道器件，这一变化是平行的，而且行为是类似的。只是方向相反，这种变化服从以下模型：

ΔVmg是中带电压变化，它同中性的界面陷阱对应。Nitdonor、Nitacceptor分别是具有施主及受主特性的界面陷阱密度。前者处于带隙的下半部分而且带正电，假如表面势在此能级下面，受主态处于上半部分，则可能带负电或者呈电中性，这与表面势有关。在GIDL的情况下，表面势接近价带并且施主带电。当工作在亚阈值区情况相反，此时VGS增加受主界面电荷从零扫向负。GIDL同亚阈值电流ID曲线变化的差别，可以用界面电荷差别来解释。由此可知，原则上GIDL曲线类似于亚阈值表征的方法，并且可以用来提取辐照后漏附近氧化物被俘获的电荷，这种技术首先用于小MOSFET中，表征由于热载流子产生的界面态。

3 微电子器件的加固技术[10]

微电子器件的抗辐射加固，常针对微电子器件的应用场合、辐射环境的辐射因素和强度等，从微电子器件的制作材料、电路设计、器件结构、工艺等多方面进行加固考虑。加固技术比常规微电子技术难度大得多，因而加固微电子技术常常比常规微电子技术滞后。

3.1 微电子器件材料加固技术

微电子器件材料的加固技术，实质上是对加固微电子器件材料的选择。在常规微电子器件材料方面，相继开发出锗材料、硅材料、SOS材料、SOI材料、SiGe材料、GaAs材料、SiC材料、铁电材料及金刚石材料等。辐射环境试验表明，这些常规微电子器件制作材料都可用作加固微电子器件的制作材料，只是采用不同的材料制作，微电子器件的抗辐射能力、制作难度、制作成本等有些差异而已。

硅材料是常规微电子器件的主流制作材料，也是抗辐射加固微电子器件的主流制作材料。因为硅材料技术最成熟、成本最低，其抗辐射能力也能达到许多辐射环境的应用要求，所以辐射环境中工作的微电子器件多数是硅材料制作的。

SOI材料是在绝缘层上形成一层单晶硅材料，然后在单晶硅材料上制作微电子器件。这种材料制作的微电子器件具有速度快、集成度高、工作温度范围宽、抗辐射能力强等显著优点，这种材料具有发展高密度、低功耗、高速、三维抗辐射微电子器件的潜在优势，其发展受到特别重视。SOI材料的制作，大致有外延生长法、多孔硅氧化隔离法、区熔再结晶法、氧离子注入SiO2埋层隔离法、硅片直接键合法等。这些方法各有优缺点，应用较多的是氧离子注入法和硅片直接键合法。

GaAs材料制作的微电子器件具有高速、高频、大功率、低功耗、宽工作温度范围、极高的抗7总剂量辐射能力。但受其材料圆片尺寸、芯片集成度、成品率、成本等因素的影响，其加固应用受到很大限制，不过它很适合制作加固微波毫米波微电子器件。

SOS材料，是在蓝宝石绝缘衬底材料上外延生长一层硅材料。采用这种材料制作的微电子器件的抗辐射能力很强，但其技术的发展不能满足微电子器件快速发展的需要，现代研究已趋减少。

SiGe材料、SiC材料、金刚石材料及铁电材料是还处于研究发展中的加固材料，能得到加固微电子器件制作的大量实际应用，但目前还有相当长的探索路程。

3.2 器件加固技术

在制作集成电路时，无论从硅、SOI、SOS、SiGe等材料中选用何种材料来制作，集成电路中常用的器件主要有双极晶体管、结型场效应晶体管（JFET）、绝缘栅场效应晶体管（MOS晶体管）、CMOS晶体管、BiCMOS晶体管、二极管及电阻和电容器。一般而言，线性集成电路通常采用硅材料或SOI材料加上双极晶体管（有的线性电路还需应用JFET 晶体管）技术来制作；数字集成电路可采用硅、SOI或SOS等材料，但其中的晶体管多数采用的是CMOS晶体管；模拟/数字混合信号处理电路，可采用硅、SOI、SOS等不同的半导体材料，但其中的晶体管用得最多的是BiCMOS晶体管。随着CMOS技术的提高，采用CMOS晶体管来制作模拟/数字混合信号处理电路有增加的趋势。这里主要介绍双极晶体管、JFET及MOS晶体管的加固技术。

尽管不完全一样，但CMOS晶体管的加固技术与MOS晶体管的类似，BiCMOS晶体管与双极晶体管和CMOS晶体管的类似。不同结构的双极晶体管的辐射损伤机理研究表明，辐射引起的表面复合速率与辐射能量和偏置条件的关系较弱，对器件的影响是增益降低；辐射引起的体损伤与辐射能量的关系很强，与偏置条件无关，对器件的影响也是增益降低；辐射引起的氧化层俘获电荷与辐射能量有微弱关系，而与偏置条件则有很强的关系，对器件的影响主要是表面反型、增益降低、漏电流增加、击穿电压降低等。但不同结构的双极晶体管，其辐射损伤机理也有一些差别。试验表明，横向pnp双极晶体管的辐射损伤与辐射剂量几乎呈线性变化关系，衬底pnp双极晶体管的辐射响应与辐射剂量却呈很强的非线性关系，因为衬底pnp双极晶体管的基区宽度比横向pnp管的窄，在约103Gy（Si）的辐射条件下，其增益变化不仅出现饱和，而且其残余增益还可以满足电路的工作要求。

尽管npn双极晶体管与横向pnp双极晶体管的表面积相似，但在相同的辐射条件下，npn双极晶体管的辐射损伤仅为横向pnp双极晶体管辐射损伤的1/30。npn双极晶体管是高增益纵向结构，其基区远离表面。相对说来，npn双极晶体管不易受表面特性的影响；npn双极晶体管的基区很窄，它对体寿命损伤也不太敏感。横向pnp双极晶体管和衬底pnp双极晶体管的基区宽度有一些差别，典型横向pnp双极晶体管的基区宽度为8 μm，而衬底pnp双极晶体管具有纵向和横向两种基区宽度，其中纵向基区宽度由外延层厚度和基区扩散深度确定，一般宽度为5 μm或以上，但横向基区宽度约达10 μm。衬底pnp双极晶体管由具有中等基区宽度的纵向晶体管和稍微有点基区宽度的横向晶体管构成，其基区表面积也比横向pnp晶体管大，所以它对表面损伤更敏感。

双极晶体管中，横向电场不均匀，其增益变化与辐射剂量的关系不是线性关系。由辐射引起的俘获电荷产生的电荷积累，将在氧化层下产生电场感生结，并向Si/SiO2界面附近结的n型面扩展，它与电场有很强的依赖关系，所以在未偏置条件下辐射，其损伤将小得多。

衬底pnp晶体管和横向pnp晶体管常用于运算放大器、比较器等线性集成电路中，尽管一般是用于输入级作电平移动或电流源，但一旦其增益降低到阈值范围以下，整个电路也将会出现灾难性失效。双极晶体管抗γ总剂量辐射能力较强，抗中子和瞬时剂量率辐射的能力较CMOS器件差。双极晶体管是少数载流子工作器件，对中子辐射最敏感。双极晶体管受中子辐射时，受影响最大的物理参数是基区渡越时间和基区宽度，最明显的电性能变化是电流增益hfe减小。双极晶体管的中子辐射损伤阈值为1010n·cm-2～1014n·cm-2。双极晶体管受γ总剂量辐射时，受影响最大的效应是电离效应。这种效应使Si和SiO2界面产生复合中心和陷阱中心，导致正电荷积累在双极晶体管SiO2的表面上和表层内。这些积累的正电荷使双极晶体管材料的表面电位变化，影响表面复合特性。这种效应对双极晶体管电性能参数的主要影响也是电流增益的变化。

在先进双极工艺技术中的双极晶体管，采用的是多晶硅发射极，其发射极-基极耗尽区的界面陷阱是引起增益降低的主要机理。因为其发射区和非本征基区的高掺杂限制了氧化层俘获电荷的影响，窄基区宽度限制了位错损伤的影响，所以多晶硅发射极双极晶体管的抗电离辐射能力比单晶硅发射极双极晶体管的高1个数量级以上。

在γ总剂量辐射环境中，np n晶体管的性能比pnp晶体管的性能退化更严重，有高掺杂基区保护环的双极晶体管比没有这种环（特别是npn晶体管）的晶体管抗γ总剂量辐射能力强；双极晶体管的发射极周长与面积的比越小，对γ总剂量辐射越不敏感；在辐射时，集电极的偏置条件不影响增益变化；发射极反偏置是γ总剂量辐射时最坏的偏置条件；基极-发射极电压越高，辐射时双极晶体管的基极电流增加越大，则增益降低越多；在较低辐射剂量下，多晶硅发射极双极晶体管比单晶硅发射极双极晶体管抗γ总剂量辐射的能力强，但在高辐射剂量下，它的抗辐射能力可能降低；在较低辐射剂量率下，双极晶体管的增益退化最大。双极晶体管的γ总剂量辐射阈值为102～103Gy（Si）。双极晶体管受瞬时剂量率辐射时，主要产生电离损伤，双极晶体管的剂量率扰动阈值为105～106Gy（Si）/s。双极晶体管受辐射时引起的主要性能变化是电流增益降低，结漏电流、饱和压降和击穿电压等将增大。

针对这些变化，提出的加固技术大致有：

（1）尽量减小双极晶体管有效基区的宽度；

（2）使器件工作在电流增益变化的峰值；

（3）尽量减小发射极的周长；

（4）将金属层做在发射结的氧化层上；

（5）增加高掺杂基区保护环；

（6）针对辐射时基极电流的增加量，对基极表面情况（如掺杂分布、电势分布、几何尺寸、基极表面氧化层中的离子注入分布等）较敏感，通过增加基极表面掺杂，来改进双极晶体管的抗辐射能力；

（7）采用各种离子注入的场氧化物，提高热电子和辐射加固性能；

（8）减小基区表面氧化层厚度，提高辐射性能；

（9）用最小发射极周长与面积比来设计晶体管；

（10）减小基极接触区和发射极边缘之间的本征基区表面面积，因该区易受电离辐射损伤；

（11）采用多晶硅发射极等。

JFET晶体管在线性集成电路中应用较多，对辐射的敏感程度可与高频双极晶体管相比。JFET是多数载流子器件，受辐射时可产生位移效应和电离效应。位移效应容易使JFET晶体管的跨导、漏极电流及夹断电压等参数发生变化；电离效应容易使其栅极与漏极之间的泄漏电流产生变化。JFET晶体管受中子辐射时产生位移效应，使其沟道区内的载流子去除。在1013n·cm-2的中子注量下，JFET的性能稍有降低；在1014n·cm-2的中子注量下，性能严重退化；在1014n·cm-2的中子注量下，JFET完全损坏；在3×10n·cm-2加上1×104Gy/h剂量率的复合辐射环境下，才对其夹断电压有明显影响。JFET受了射线辐射时，主要产生电离效应，受影响最大的是栅极漏电流。NMOS比PMOS对电离损伤更敏感，其损伤阈值约为104Gy（Si），在高于104Gy（Si）时，漏电流急剧加大。在要求高输入阻抗的应用中，该阈值将降低到103Gy（Si）左右。对JFET采取的加固措施主要是提高沟道掺杂浓度，对位移损伤有效。

MOS晶体管是多数载流子工作器件，对中子辐射具有很强的天然耐辐射能力，最重要的辐射损伤因素是电离效应，对辐射最敏感的参数是栅阈值电压。在102～103Gy（Si）时，其栅阈值电压常有几伏的漂移，将使性能严重退化。其退化机理主要是，氧化层内俘获电荷的积累和Si/SiO2界面引入了表面态所致。在大剂量（>104Gy（Si））γ辐射时，MOS晶体管的退化趋于饱和。对MOS晶体管的主要加固措施有：在绝缘层内掺磷；在SiO2中掺铬；采用Si-SiO2-金属-氮化硅-SiO2结构；对P阱使用重掺杂保护环；减薄栅氧层等措施。

4 总结

随着集成电路深亚微米技术的发展，CMOS器件等比例缩小，随之而来的辐射效应也发生了很大的变化。本文详细分析了辐射效应给CMOS器件等比例缩小所带来的影响，并且详细介绍了微电子器件的加固技术。微电子技术是军事电子系统和装备的技术基础和重心。微电子器件在不同应用环境，特别是辐射环境的可靠工作，已得到电子系统设计和微电子器件研制人员的高度重视。国外已对微电子器件在恶劣环境可靠工作的有关技术课题进行了广泛研究，积累了很多经验，取得了巨大成果，值得我们好好学习和借鉴。

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