存器
- 低面积与低延迟开销的三节点翻转容忍锁存器设计
3节点翻转容忍锁存器即变得越来越重要。为了缓解现有锁存器加固主要存在的问题，本文基于RHBD方法，提出一种基于双联互锁存储单元 (Dual-Interlocked-storage-CEll, DICE)和C单元的TNU容忍锁存器，同时实现低面积与低延迟开销。本文所提锁存器主要包括两个用于存储逻辑值的SNU自恢复DICE单元和3个用于双级错误拦截(Dual-Level Error-Interception, DLEI)的C单元，为锁存器提供完备的TNU/DN
电子与信息学报 2023年9期2023-10-17
- 一种低功耗高可靠性辐射加固锁存器设计
。一个粒子撞击锁存器可能会被多个敏感节点收集，从而引起多节点翻转(Multiple-Node Upset, MNU)，随着存储单元之间距离的减小，多节点翻转发生的概率也随之增加[2]。为了缓解此类软错误的影响，国内外研究人员提出了多种加固方案，如版图隔离、空间冗余和抗辐射加固技术等[3]。其中，抗辐射加固技术在节省开销的同时能有效降低软错误造成的影响。常见的加固锁存器有DONUT[4]，DNCS[5]，TNU-latch[3]，TNUHL[6-7]，LCT
湖北理工学院学报 2023年1期2023-02-02
- 基于版图设计的DICE触发器单粒子翻转加固技术
理都是通过增加锁存器中敏感节点的物理距离，提升SEU防护效果。同时在先进工艺下，特殊工艺与版图设计相结合的DICE触发器也是纳米级触发器加固的有效手段，如在22 nm工艺下，基于超薄体区超薄埋氧(ultra-thin body and buried oxide,UTBB)的全耗尽型绝缘层上硅(fully depleted silicon on insulator,FDSOI)工艺实现的DICE触发器就表现出优秀的SEU防护效果[8]。如何在减小功耗、面积、
西北工业大学学报 2022年6期2023-01-11
- 一种低成本的四节点翻转自恢复锁存器设计
对SNU的加固锁存器[4-6]对于要求高可靠性的安全关键航空航天应用已不再足够。为了解决加固锁存器可靠性不高的问题，本文基于32nm CMOS工艺提出了一种低成本的QNUs自恢复锁存器(Low-Cost Quadruple-Node-Upset Self-Recoverable Latch，LCQNUSRL)。该锁存器由24个C单元构成，形成6×4的阵列结构，构建了四级过滤的容错机制。当锁存器内部任意四个节点发生翻转，经过C单元的阻塞后，该锁存器可自行恢复
信阳农林学院学报 2022年3期2022-09-28
- 基于三模冗余和三级错误拦截的四节点翻转容忍锁存器设计
四节点翻转容忍锁存器设计（TTEQNUTL）。该锁存器由3 个单节点翻转自恢复模块（分别为SNUSR1、SNUSR2、SNUSR3）、1 个三级错误拦截模块和7 个传输门组成。每个SNUSR 模块均包含两个普通C 单元和两个钟控C 单元，四个C 单元可形成一个环形结构。由于每个SNUSR 模块都具有SNU 自恢复能力，错误拦截模块可用三级方式对错误进行拦截。因此，本研究提出的锁存器可实现QNUs 容忍。1 锁存器的电路结构和工作原理本研究提出的锁存器结构如
河南科技 2022年16期2022-09-05
- 高频、低相噪、双模分频器设计
器电路包括4个锁存器和3个逻辑门。其中fin为输入时钟信号，foutn为输出信号，Modin和Pi为分频比控制信号，Modout为模式输出信号。当Modin=0时，下方的两个锁存器Q端口输出始终为0，/Q信号输出始终为1，此时该分频器的分频比为2，分频器的电路架构可以简化为以下两种形式。（1）当Modin=1时，如果Pi=0，则左下角锁存器Q端口输出始终为0，/Q信号输出始终为1，此时该分频器的分频比仍为2，分频器的电路架构也可简化图2。图2 简化后的电路
通信电源技术 2022年4期2022-07-08
- 时钟及面积优化的可配置片上网络路由器
因此，路由器中缓存器的研究，引起了业界的极大重视。片上网络路由器的缓冲器，一般采用先进先出(FIFO)缓存器来实现。根据文献[9]，采用无缓存器的片上网络路由器，可以使得片上网络总面积消耗节约60%以上，功耗节约39%以上。根据文献[10]，缓存器面积占比达到75%，功耗占比达到22%。然而，无缓存的路由器增加了访问延时，降低了片上网络吞吐率[9]，这是所不希望的。因此，有必要寻求新的先进先出缓存器实现技术。首先，介绍同步先进先出缓存器和异步先进先出缓存器
西安电子科技大学学报 2022年2期2022-05-28
- 数字调幅中波发射机低频系统功率控制故障分析
CT273数据锁存器N17和N18的11脚，控制74HCT273的数据存储及数据输出①。数据选通信号有3种情况：一是开机时由控制板A38上的单稳态触发器D50A产生的1.6 s K1启动负脉冲，在N15B-4脚为高电平时这个信号通过与门N15B送到N17、N18的时钟信号输入端触发锁存器；二是开机期间进行高、中、低功率等级转换时由控制板功率等级转换电路N49A送来一个10 ms负脉冲，这个负脉冲触发N17、N18，使N17、N18输出的功率控制数据在不同功
西部广播电视 2022年2期2022-03-23
- 基于R-HBT模型的三值CMOS忆阻混合型D触发器
S忆阻混合型D锁存器和D触发器。1 三值CMOS-R-HBT忆阻混合型逻辑运算单元文献[15]设计了R-HBT负阻型忆阻器等效模型，该模型为阈值电压和阻值均可调的阈值型忆阻等效电路。若忆阻器的初始状态为低阻，当外加电压高于阈值电压时，忆阻器则转换为高阻状态，反之亦然。在数字电路中，信号大多是正向的矩形脉冲信号，因此可以采用单向的R-HBT负阻型忆阻器等效模型，其电路结构、符号以及在正向正弦信号激励下的伏安特性曲线分别如图1所示。由图1可知，R-HBT负阻型
杭州电子科技大学学报(自然科学版) 2021年6期2021-12-03
- 一种新型低冗余抗多节点翻转的加固D 锁存器设计∗
存储电路如D 锁存器中某个单一节点被轰击，即发生单节点翻转(Single Node Upset，SNU)时，该节点的电压值将会发生改变，由于其电路中含有交叉耦合形成的反馈回路，因此其他节点也将发生翻转[2－3]。然而，在目前使用的先进纳米工艺中，晶体管之间的距离、节点寄生电容以及电源电压均越来越小，在电荷共享效应的影响下，多个节点同时发生翻转就成为了可能，即为多节点翻转(Multiple-Node Upset，MNU)[4]。因此，为了确保D 锁存器锁存的
电子器件 2021年5期2021-11-13
- 基于局部优先编码及超前求和方法的并行AD转换器
器输出信号经过锁存器后，在时钟沿信号的作用下锁存器输出该数字信号，并为编码电路提供稳定的输入信号。编码电路对锁存器输出的信号进行优先编码，输出最终的数字结果。对于通用的并行AD转换电路，外接的模拟电压要输入到内部每一个比较器的一个输入端，随着AD转换位数的提高，内部比较器的数量会急剧增加，这会对输入的模拟电压造成大幅度的衰减，导致实际输入到比较器输入端的模拟电压下降，系统工作不正常。为降低这种衰减，要在内部电路增加多级缓冲电路，将外接模拟信号分成一定数量的
科技风 2021年17期2021-07-01
- 一种基于延迟单元的温度传感器
差分延迟单元与锁存器；差分延迟单元的输出分别连接锁存器的两个输入端，锁存器的输出连接加法器。本发明基于多级延迟单元的感温模块，以及基于差分延迟单元的量化模块，利用延迟单元在不同温度下的传输延迟不同，以及差分延迟单元传输延迟差不同，通过差分延迟单元对延迟差的多级量化，感应当前温度；在保证低功耗的前提下，提高温度传感器的感应速度。
传感器世界 2021年5期2021-03-27
- 一种CMOS图像传感器像素级ADC电路
，包括比较器、锁存器、斜坡发生器、编码信号电路、偏置电路和时钟电路。比较器对像素单元转化后的模拟信号和斜坡发生信号进行比较，锁存器锁存比较器比较后对应的BITX编码信号，斜坡发生器为比较器提供相应斜坡信号，编码信号电路为整体电路提供数字编码，偏置电路为整体电路提供偏置电压，时钟电路为整体电路提供时钟序列。本发明可以很容易地实现量化可变步长、消除图像滞后，而且电路结构相对简单，噪声低，功耗小，具有良好的抗辐照特性，可以很好地应用于航空航天领域。
传感器世界 2021年8期2021-03-27
- 基于0.18 μm CMOS工艺的高精度低功耗比较器电路设计
，弥补了正反馈锁存器存在过大的输入失调电压和回踢噪声的缺陷，提高比较器的速度和精度；输出缓冲级增强了对后面接入电路的负载驱动能力，并对输出信号的波形进行整形。1.1 前置预放大器电路的设计前置预放大级采用的是全差分结构的单级放大器，以两个交叉耦合的PMOS晶体管和二极管负载形成正负电阻负载的结构，再结合电路中的共源共栅结构，提供合适的增益和带宽，满足速度要求的同时达到了精度的设计指标。该放大器采用了基本的差分放大电路结构，如图1所示。M5和M6的共栅级结构
无线互联科技 2020年21期2020-12-24
- 一种低功耗的容软错误锁存器设计
个高能粒子轰击锁存器或者触发器中的内部节点时，粒子轰击产生的沉积电荷大小超过了临界电荷时，就会导致存储值发生翻转，这种现象称为单粒子翻转(single event upset,SEU)[1]。半导体行业协会路线图(The Semi-conductor Industry Association Roadmap)表明SEU效应已经成为未来电子系统的可靠运行主要威胁因素之一[2]。目前，国内外众多学者对软错误的研究，提出了一些有效的措施。对于存储单元，通常选择成
铜陵学院学报 2020年4期2020-10-10
- 新型高性能容忍多节点翻转锁存器结构的设计
[1-11]，锁存器加固就是一项重要措施[2-11].如果一个半导体器件的内部节点被一个高能粒子轰击，最终会使电荷沉积，从而导致被击中的节点出现电路故障.如果节点电荷超过锁存器中存储正确逻辑值的最小电荷量，锁存器内就会发生一个称为单节点翻转(single node upset,SNU)的逻辑值翻转[2].早期的容忍单节点翻转锁存器利用双模互锁、防护门、冗余等在反馈中引入延迟[3-11].随着CMOS技术的不断发展，电路的微型化给电路防护带来了不利影响.研究
湖州师范学院学报 2020年2期2020-04-23
- 45 nmCMOS工艺三模冗余加固锁存器的性能评估
是3个同构的D锁存器,从级是多数表决器(Voter)。本文中所有TMR锁存器主级结构相同,从级表决器的结构有差异。利用Hspice仿真工具对相关TMR锁存器的延迟、功耗和面积开销进行测量,并且进行对比分析,综合评估性能。1 三模冗余锁存器容错技术1.1 三模冗余锁存器结构TMR容错技术基于多数表决思想,即认为“多数者的意见是正确的”,具体的结构如图1所示。图1 基本三模冗余锁存器图1中,M1、M2、M3是3个相同的模块,同时执行相同的操作,以多数相同的输出
合肥工业大学学报（自然科学版） 2020年3期2020-04-08
- 抗单粒子功能中断的加固技术研究
、主DICE 锁存器、从DICE 锁存器、延时滤波电路、相位转换电路。图2 是DICE 锁存器主要结构。可见，DICE 锁存器内部有M1、M2、M3、M4 电荷存储节点,其中 M1、M4 存储的电平相同, M2、M3 存储的电平相同, 当干扰粒子进入芯片，使4 个节点中的某一个节点发生翻转, 结构中的双互锁存结构DICE 可以将其余3 个节点的电平值恢复。只有M1、M4 存储节点同时受到高能粒子的影响时,或者M2、M3 存储节点同时受到高能粒子的影响时，才
微处理机 2020年1期2020-03-04
- 基于单片机的简易电子时钟硬件设计
括八路D型透明锁存器，每个锁存器具有独立的D型输入，以及适用于面向总线的应用的三态输出。所有锁存器共用一个锁存使能(LE)端和一个输出使能(OE)端。D是输入，Q是输出。LE端的作用是通过高低电平控制八位输入与内部数据保持器的输入端的连通和开关。当LE端为高电平时，数据从D输入到锁存器，锁存器的输出Q随着对应输入D的变化而变化。当LE端为低电平时，锁存器D输入上的信息不会被输出。当OE为低电平时，芯片内部数据保持输出器与芯片的八位输出端之间联通，8个锁存器
湖北农机化 2020年1期2020-01-08
- 0.13 μm部分耗尽SOI工艺反相器链SET脉宽传播
量多采用加异步锁存器的方法[7-8]，国内采用此方法的多为仿真结果[9-10]，流片实现并同时利用重离子和脉冲激光试验测试的较少。本文设计了一种反相器链(DFF)上锁存器测量脉宽电路，并利用国内0.13 μm部分耗尽绝缘体上硅(PD-SOI)工艺流片实现。利用重离子和脉冲激光2种试验手段，研究了反相器链的SET脉宽传播，并通过比对2种试验手段的脉宽结果，建立了脉冲激光正面入射器件到达有源区的有效能量与重离子线性能量传输(LET值)的等价关系，且给出了误差分
北京航空航天大学学报 2019年11期2019-12-02
- 一种基于ADF4360-9和FPGA的合成时钟源设计
口控制全部片上寄存器。该时钟芯片内部包括24位的R寄存器、N寄存器、控制寄存器、鉴频鉴相器、压控振荡器和电荷泵，其内部功能框图如图1所示。图1 ADF4360-9内部功能框图1.2 工作原理将ADF4360-9的参考输入引脚接入源晶振，以提供外部输入时钟[3]，并在CP引脚和VTUNE引脚之间设计一个环路滤波器。外部输入时钟被14位R计数器分频，以获取进入相位频率检测器的参考时钟FPFD，由18位N分频器得到的反馈频率也进入相位频率检测，频鉴相器对比2个信
桂林电子科技大学学报 2019年3期2019-09-10
- 基于RTD的新型D锁存器设计
RTD构成的D锁存器结构较复杂,目前并不多见[9]. 本文将基于MOBILE的工作方式和输出控制方式，结合RTD自身的负内阻特性，设计一种结构简单的D锁存器.1 MOBILE的2种工作方式RTD的电流电压特性曲线如图1所示，Ip和-IP分别为正向和负向波峰电流，IV和-IV分别为正向和负向波谷电流，Vp和-Vp为正向和负向波峰电压，VV和-VV为正向和负向波谷电压[10]. 当RTD正向偏置电压从0开始增大到Vp时，电流逐渐从0增至Ip，该区域称为RTD的
浙江大学学报（理学版） 2018年6期2018-11-26
- 基于容忍单粒子效应的集成电路加固方法研究
忍单粒子效应的锁存器结构无法同时容忍SEU、SET，以及未考虑电荷共享导致的DNU问题，提出了本文方案，即一种高可靠性的同时容忍SEU、SET和DNU的锁存器加固结构SRDT-SET。基于空间和时间冗余原理，该锁存器结构采用了多个输入分离的施密特触发器来构建高可靠性数据存储反馈环，达到有效容忍SEU和DNU的目的，同时通过内嵌的多个施密特触发器，有效增强了SET脉冲的过滤能力。图1软错误模型1单粒子效应的建模方法1.1器件级模型器件级模型通过器件模拟来体现
四川轻化工大学学报(自然科学版) 2018年4期2018-08-01
- 用于16位125 MS/s ADC的无采样保持运放前端电路
PMOS 迟滞锁存器(M7-M10)和输出S-R锁存器 (M14-M21)。输入预放大电路采用NMOS管输入PMOS管有源负载的基本结构，在对输入信号进行放大的同时对迟滞锁存器的“回踢”噪声进行隔离。NMOS开关管M3和M4用于在比较器不工作时关断预放大电路，一方面可以减小功耗，另外还可以进一步减小“回踢”噪声。迟滞锁存器同时采用了NMOS与PMOS 迟滞锁存器结构用于提高锁存速度，另外在两个差分信号节点之间还采用了一个复位开关M13，以消除复位开关M11
中国电子科学研究院学报 2018年3期2018-07-24
- 内存推移理论及其实验
第一个内存推移寄存器组及所完成的内存推移操作.由于双空间存储器和内存推移理论可以与各种处理器配合,将其应用于电子计算机后,会彻底消除大量数据和程序在内存与外存之间的复制过程,有效提高电子计算机的效率,并且能够自然地实现对随机写入数据的非易失性保存,非常有利于实施目前广受关注的内存计算技术.因此,在本工作给出的实验研究中以常用的嵌入式系统[21]S3C2440为处理器,通过将一个bank的2 MB内存空间在1 GB随机访问字空间上任意推移,证实了双空间存储器
上海大学学报（自然科学版） 2018年2期2018-05-16
- LED光立方的设计与实现
74HC373锁存器来控制亮或灭，根据编写好的指令，单片机将命令通过控制电路发送到74HC373锁存器，从而驱动LED光立方显示。LED光立方系统框图如图1所示。图1 LED光立方系统框图主控模块也就是最小系统模块，主要由AT89S52芯片、时钟电路、复位电路组成。复位电路通过向单片机发送复位信号初始化或重置系统。当AT89S52内的RST引脚上的复位信号连续保持两个机器周期以上，AT89S52单片机即中断系统并复位。时钟电路向单片机发送时钟信号，控制单片
电子世界 2018年7期2018-04-26
- 逻辑运算的算术实现
.2 求解SR锁存器的输出特性1)或非门SR锁存器的输出特性：或非门SR锁存器原理图示于图1。图1 或非门SR锁存器根据新定义，对每个或非门列方程，有：(3)对式(3)求解，可以得到以下关系：(4)根据结果将S、R的值代入式(4)进行算术运算可以得到： ①S=1,R=0时，Q=1 ,Q′=0;②S=0 ,R=1时，Q=0 ,Q′=1;③S=1 ,R=1时,Q=0 ,Q′=0;④S=0 ,R=0时，有(5)这时，如果是由①和②的情况跳变到④的话，那么Q和Q′
电气电子教学学报 2017年6期2018-01-19
- 高速比较器的设计机理研究
预放大器和数字锁存器之间的级间负载电容对比较器前置放大器速度影响较大，实际电路设计中要设法降低级间电容的大小。1 电路结构图1 预放大数字锁存比较器结构大多数情况下，预放大比较器由前置放大器和再生式正反馈锁存器组成[6-7]，如图1所示。通常，典型的正反馈数字锁存器有10～20 mV的迟滞或失调电压，因此，在数字锁存器前面需要放置一个前置放大器，将输入的模拟信号放大，以便数字锁存器进行正确的判决。2 预放大锁存比较器的速度提升方法2.1 前置放大器比较器的
陕西理工大学学报(自然科学版) 2017年6期2018-01-17
- 基于锁存器路径的静态时序分析在第三方验证中的应用
1109)基于锁存器路径的静态时序分析在第三方验证中的应用刘国斌，左丽丽，陈云，祝周荣，刘伟(上海航天电子技术研究所，上海201109)随着可编程逻辑门阵列(FPGA)设计规模的扩大，静态时序分析可有效减轻时序仿真的负担，缩短项目周期;常见的静态时序分析(STA)多是基于触发器(FF_Based STA),对触发器的STA算法研究已经比较成熟;但FPGA综合后网表可能会产生锁存器，而锁存器的STA与触发器的STA在算法上存在差异;为保证在FPGA产品第三方
计算机测量与控制 2017年9期2017-12-14
- DAC1230和单片机Atmega128接口技术研究
要让数据进入到锁存器，当WR1为1的时候，需要将数据锁定在锁存器中，与此同时，ByTE1/ByTE2负责数据信号的顺序控制，当两者的比值为1时，可以把数据输入到8位的锁存器中，此时相应的4位输入锁存器中的数值也会出现转变[1]。如果二者的比值为0，说明ByTE1为0，就只能把数据输入到4位的输入器当中，而WR2控制线可以写信号，另外XFER可以被看作是控制转换信号，如果XFER的数值为0的话，就只能将数据输入到12位的DAC寄存器当中，并且D/ A 接口会
电子测试 2017年20期2017-12-06
- 园艺拖拉机非接触式手、脚一体化防水电子油门的研究
应的位置信号经锁存器传送给微处理器，微处理器将锁存器传来的数据进行编码，形成串行数据传送给信号解码转换输出电路，当解码转换模块U4选片有效时，串行数据由解码转换模块U4解码转换成主信号OUT1；当解码转换模块U5选片有效时，串行数据由解码转换模块U5解码转换成从信号OUT2。当脚油门踩踏到一定位置，闭合手油门开关K1，此时油门踏板位置信号数据被锁存，从而保持微处理器编码、解码转换模块解码数据不变，因此转换的主信号和从信号电压不变，兼备了手油门功能。（图3）
湖北农机化 2017年5期2017-11-24
- MLX9229和MLX92232磁性锁存器和开关传感器
一系列新型磁性锁存器和开关传感器，首批产品是MLX92292和MLX92232。这是世界上首次实现在同一个封装内集成两个硅裸片，标志着磁感应技术的重大进步。可用于变速箱、动力转向、制动和锁/锁存器在等汽车应用，通过将两个IC集成到单个封装中，Melexis可以提供对满足汽车市场可靠性要求至关重要的冗余工作。这也意味着在精度方面取得重大进展——因为敏感点比容纳在单独封装中的分立器件要更紧密。MLX92232是使用最先进的混合信号CMOS技术设计的第二代可编程
传感器世界 2017年6期2017-11-21
- 高稳定度可编程电压基准的设计
管基准和双缓冲锁存器。AD669的数字量输入是并行16位，双缓冲锁存器结构可以消除数据畸变，在多路DAC系统中，可以同时输出多个模拟量。芯片的控制信号与TTL/LSTTL/CMOS兼容。AD669的电压最大输出范围是-10V～+10V，模拟量输出建立时间短，具有良好的输出电压长期稳定性，非常适合用于高精度高稳定度数控电压基准的设计。1 AD669的特点及引脚功能AD669具有如下特点：1、16位分辨率；2、片内集成输出缓冲放大器；3、片内集成高稳定度掩埋齐
化工管理 2017年23期2017-09-11
- 内存空间在双空间存储器上的推移技术实验
6个8位的推移锁存器.目标系统中设置了2个不可闭窗和14个可推移的窗框,在不可闭的255号窗壁中设置了8086CPU的首指令和初始化程序,在不可闭的254号窗壁设置了8086CPU的中断向量表和双空间存储器的推移向量表.实验完成了8086CPU的上电过程、自动执行初始化程序、正确执行中断命令、正确执行数据读写命令等操作,并将CPU对其1 MB内存空间的随机读写访问自动落实为对16 MB双空间存储器指定位置的实时随机访问;实验还完成了随时修改推移锁存器的操作
上海大学学报（自然科学版） 2017年2期2017-05-24
- 一种应用于10位SAR ADC的高精度比较器电路设计
隔离效果减小了锁存器的回踢噪声和失调电压。动态锁存电路采用两级正反馈，有效提高比较器的响应速度。输出缓冲级电路增强输出级的驱动能力，调整输出波形。该比较器电路采用SMIC 65 nm CMOS工艺技术实现，使用Cadence公司Spectre系列软件对进行仿真，设置工作电压2.5 V，采样频率2 MHz，仿真结果表明，比较器的分辨率是0.542 5 mV，精度达到11位，失调电压为1.405 μV，静态功耗为63 μW，已成功应用于10位SAR ADC。S
网络安全与数据管理 2017年4期2017-03-10
- 基于汽车防撞雷达的伪随机码设计
，对代码段中的寄存器长度、反馈结构、初始化信息等模块作相应修改，可得到不同长度和反馈逻辑的线性反馈移位寄存器，进而得到不同长度和结构的伪随机码。仿真分析及实验验证了该设计的可行性及有效性。伪随机码； 防撞雷达； 汽车； 仿真随着现代人生活水平的提高，对行车安全问题也越来越重视，如何让汽车变得更安全就成了人们追求的目标。因此，市场的需求推动了汽车防撞雷达技术的发展。防撞雷达是汽车安全行驶及泊车的关键装置，该装置可实现个人驾驶车辆前方、相对速度以及相对方位角等
上海电机学院学报 2016年5期2016-12-15
- 容忍单粒子多节点翻转的三模互锁加固锁存器
的三模互锁加固锁存器黄正峰1，倪 涛1，欧阳一鸣2，梁华国1(1. 合肥工业大学电子科学与应用物理学院 合肥 230009；2. 合肥工业大学计算机与信息学院 合肥 230009)为了能够容忍单粒子多节点翻转，提出了一种新颖的三模互锁加固锁存器。该锁存器使用具有过滤功能的代码字状态保存单元(CWSP)构成三模互锁结构，并在锁存器末端使用CWSP单元实现对单粒子多节点翻转的容错。HSPICE仿真结果表明，相比于三模冗余(TMR)锁存器，该锁存器功耗延迟积(P
电子科技大学学报 2016年5期2016-10-14
- 多功能数字钟的设计
S52单片机、锁存器等组成，采用中断的方式定时，利用6段数码管能稳定的显示时、分、秒，并且当计时出现偏差时，能纠正误差，还能发出设定好的音乐及提示音。【关键字】 AT89S52单片机 中断 数码管一、引言数字钟是采用数字电路实现对时、分、秒数字显示的计时装置，广泛用于车站，值班门岗，码头等等公共场所，成为人们日常生活中的必需品。诸如按时自动打铃、自动报警、定时程序自动控制、自动起闭路灯、定时广播、通断动力设备、定时开关烘箱、甚至各种定时电气的自动启用等，所
中国新通信 2016年6期2016-05-06
- 供电中断造成DAM-10发射机状态失忆的原因分析
相应的存储器或锁存器中的，不会因为供电中断而丢失。但当相关电路发生异常或故障时，发射机的状态或数据将被改写或清零，往往造成开机而无功率输出、外电闪不能自动开机等问题。下面我就两种常见的故障现象进行分析。第一种故障现象是人工开机（无论低、中、高功率挡），合高压，无功率输出，需要人工重新升功率。本来DAM发射机的功率等级数据是锁存在上/下计数器中的，值班员按下的功率等级开关按钮选中相应的上/下计数器，该计数器保存的功率等级数据将被送出，像人工按下升功率按钮一样
电子世界 2016年2期2016-03-22
- 一个5-bit 4 GS/s的插值型模数转换器设计
大器阵列、高速锁存器和编码电路几个部分。图 1 ADC系统框架图预放大器网络由两级预放大器阵列组成，逐级放大输入电压与参考电压的差值，第一级由15个预放大器组成，插值系数为4；第二级由57个预放大器组成，插值系数为1，即采用均值技术。插值技术和均值技术能有效抑制预放大器的失调电压[1]。为使每个预放大器在工作时有相同的状态，需在每级预放大器阵列边缘加一些冗余预放大器（dummy pre-amps），因此本文在第一级两端边缘各加了3个，在第二级两端边缘各加了
电子与封装 2015年6期2015-12-05
- 某飞控数据检测设备通信接口设计
051通过地址锁存器实现了可靠的连接，进而实现了两者之间的数据和控制指令的通信。飞控通信检测装置本文以C8051F000微处理器和TC74VHC537FW为控制处理核心，其他还包括一些供电等外围电路，实现了对机上飞控核心部件SRAM的读写控制，原理框图如图1所示。图1 记录盘配置系统原理框图这里的微处理器和控制处理芯片是基于一个支持实时通信和嵌入式跟踪的32位ARM7TDMI-S CPU，并带有128KB嵌入式的高速Flash存储器。较小的封装和很低的功耗
中国科技信息 2015年2期2015-11-16
- 利用基本RS锁存器设计仲裁逻辑电路方法
法。例如，用D锁存器进行设计，用优先权编码器进行设计，还有用单片机或计数器进行设计，但均存在一定缺陷[2-6]。用多个D锁存器设计的仲裁逻辑电路，当发生多个竞争者同时请求情况时，通过仿真实验发现存在仲裁失效现象;用优先权编码器或单片机进行设计，虽可以进行仲裁，但需要按照优先权高低排序等人为因素干预，造成仲裁可能出现不平等性。笔者在研究基本RS锁存器违背约束的现象时，发现该电路具备自由竞争确定输出状态的特点，这为设计仲裁逻辑电路提供了又一解决方案。1 基本R
电气电子教学学报 2015年3期2015-07-05
- 锁存器和触发器振荡问题分析
统的核心组成，锁存器和触发器则是时序逻辑电路的基本构件，而S-R锁存器是锁存器和触发器的构成基础。锁存器和触发器振荡问题是指它们无法在某个规定时间段内达到一个可确认的状态。当它们进入振荡状态时，既无法预测其输出电平，也无法预测何时输出才能稳定。此时，这种无用的输出电平可以沿信号通道传播下去，从而扩大故障面，使问题难以处理[1]。若要解决数字系统的振荡问题，则需探究S-R锁存器产生振荡问题的本质原因。借助电路输入输出的时序关系，本文分析S-R锁存器出现振荡的
电气电子教学学报 2015年2期2015-07-04
- 基于AT89C52的光立方设计
字节RAM数据储存器和8K Flash程序储存器，8位的I/O口有4组，对运行速度的要求，配置12MHZ晶振即可满足。由于这种设计对MCU要求不高，使用普通的单机片就可以完成设计，而且设计与制作也方便，成本不高。该设计只用了24只脚，还剩下8个端口方便以后的扩展。2.2 光立方工作原理512个蓝色散光LED组成了光立方，分8层，每层64个（8×8）LED，LED之间相互都间隔了一定距离，通透性比较好，其三维显示效果是通过LED矩阵自身的空间立体性来实现的。
科技资讯 2014年35期2015-03-23
- 基于4位7段柔性数码管的数字编解码方案设计
单片机为核心、锁存器和达林顿管阵列芯片为辅助器件的硬件电路系统以及对应的数字编码、解码方案,用C语言实现了该编解码方案的算法,并完成了软硬件调试任务。实验结果表明,柔性数码管可显示4位相同数字和4位不同数字,显示的内容完整清晰,这套编解码方案简易可行。PDLC型柔性数码管;数字编码方案;数字解码方案;51单片机;达林顿管阵列近年来,与玻璃板具有相同阻挡性能的柔性基板材料成为显示器制造商青睐的材料,与其他显示器相比,柔性显示器具有许多潜在的优势:薄而轻、可弯
桂林电子科技大学学报 2015年4期2015-01-04
- 基于FPGA的速度和位置测量板卡的设计与实现
计数器及其数据锁存器Cm，以及高频脉冲计数器及其两级数据锁存器Cf和Ct构成；其中速度锁存器Cm和高频脉冲锁存器Ct由采样脉冲触发，辅助高频脉冲锁存器Cf由反馈脉冲触发。通过差分处理得到当前周期Tn内的转速增量Cm和高频脉冲增量Ct，并设高频脉冲的频率为fc，脉冲当量为K，那么计算可得转速为：位置测量硬件电路同样采用高频脉冲的两级锁存设计，除此之外还包括位置计数器及其数据锁存器Cmm，以及辅助位置锁存器Ctt。由图2可知，dTn-1和dTn这两个时间差所对
电子设计工程 2014年13期2014-09-23
- Grain型级联反馈移存器的非奇异性判定
in型级联反馈移存器的非奇异性判定王秋艳，金晨辉(解放军信息工程大学三院，郑州 450004)Grain算法是欧洲序列密码工程eSTREAM最终入选的面向硬件实现的3个序列密码算法之一，它由2个反馈移存器和前馈函数组成，能有效抵御基于线性反馈移存器的序列密码攻击。针对以Grain算法为特例的Grain型级联反馈移存器的非奇异性判定问题，给出Grain型级联反馈移存器在初始化过程和密钥流生成过程中，状态刷新变换均构成双射的充分条件，并通过反例说明对于有限域上
计算机工程 2014年3期2014-06-02
- 八路抢答器的设计与实现
主要元器件就是锁存器。当该锁存器的使能端为有效电平（如低电平）时，将当前输出锁定，并阻止新的输入信号通过锁存器。（3）锁存控制电路：根据要求使锁存电路处于锁存或解锁状态。一轮抢答完成后，应将锁存电路的封锁解除，使锁存器重新处于等待接收状态，以便进行下一轮抢答。（4）编码电路：将锁存电路输出端产生的电平信号，编码为相应的三位二进制数码。（5）译码显示电路：将编码电路输出的二进制数码，经显示译码器，转换为数码管所需的逻辑电平，驱动LED数码管显示相应的十进制数
电子测试 2014年24期2014-02-22
- 低功耗0.18 μm 10 Gbit/s CMOS 1∶4分接器设计
这种结构由5个锁存器构成,其中下面2个锁存器构成主-从D触发器,该触发器在时钟下降沿采样，然后在时钟上升沿输出.上面3个锁存器构成主-从-从D 触发器,该触发器在时钟上升沿采样，然后在时钟下降沿输出.当时钟频率等于输入数据速率的一半时,可将输入数据的相邻比特分接到上下2路触发器中,并且在时钟的上升沿同步输出.这种结构所需时钟的速率是输入数据比特率的一半,降低了时钟通道的设计难度,同时也降低了功耗.图2 半速率1∶2分接器结构2 电路设计2.1 锁存器电路选
东南大学学报（自然科学版） 2013年2期2013-12-21
- 弹药侵彻目标硬层的抗干扰设计*
、下降沿检测、锁存器、计数器组成。作用是滤除第一类干扰并且计出侵彻弹药已经侵彻的层数。第二部分是定时器部分，由锁存器、定时器组成，作用是消除第二类干扰信号，即双峰干扰信号。因为整个系统多采用的逻辑器件、计数器、定时器等，受外界干扰影响较小。调试好后进行相应的封装。以保证硬件实现的可靠性。图4 假设输入信号假设输入信号如图4所示，图中有两个层信号，第一层为常规的层信号，第二层为双峰干扰的层信号，当这个信号输入系统时，各模块的时序图如图5所示。图5 系统各点时
弹箭与制导学报 2013年5期2013-12-10
- 高岭换流站潮流反转保护动作的分析研究
刻的电压值送到锁存器做电压方向判断；(3)功率水平，实时判断功率水平是否大于参考值(本工程设定为最小功率值)。如果以上3个条件均满足，则经过延时启动保护出口逻辑。潮流反转保护的具体逻辑框图如图1所示，其中：Ud1为高压侧直流电压；Ud2为低压侧直流电压；Id1为高压侧直流电流；Id2为低压侧直流电流。潮流反转保护中开放时间窗口的电压条件为：直流电压Ud1和Ud2分别取绝对值，然后经过平滑滤波后取最小值，小于0.2 pu则开放2 s的时间窗口，并同时触发锁存
网络安全与数据管理 2013年6期2013-05-14
- 英飞凌推出采用超小型SOT23封装的高精度、高能效TLE496x霍尔传感器
单/双极开关或锁存器可用于电动车窗、天窗、后备箱锁、雨刷器、安全带、凸轮轴、变速杆和多种工业BLDC电机等。TLE496x霍尔传感器的使用使这些设备更为紧凑和更为经济，它们无需使用任何外部电阻。根据具体应用，还可以不使用预电阻或TVS保护二极管，这进一步节省了设备成本和PCB空间。尺寸仅为2.9×1.3×1.0 mm3的SOT23封装比当今最小的产品小大约30%。凭借低至1.6 mA的电流消耗量，TLE496x全新霍尔传感器的电流水平只有类似产品的一半左右
电子设计工程 2013年10期2013-03-24
- 低功耗0.18 μm 10 Gbit/s CMOS 1∶4分接器设计
这种结构由5个锁存器构成,其中下面2个锁存器构成主-从D触发器,该触发器在时钟下降沿采样，然后在时钟上升沿输出.上面3个锁存器构成主-从-从D 触发器,该触发器在时钟上升沿采样，然后在时钟下降沿输出.当时钟频率等于输入数据速率的一半时,可将输入数据的相邻比特分接到上下2路触发器中,并且在时钟的上升沿同步输出.这种结构所需时钟的速率是输入数据比特率的一半,降低了时钟通道的设计难度,同时也降低了功耗.图2 半速率1∶2分接器结构2 电路设计2.1 锁存器电路选
东南大学学报（自然科学版） 2013年2期2013-03-22
- 高精度SC PIPELINED ADC预放大锁存比较器的分析与设计*
此基础上着重对锁存器的延迟时间、失调电压和回馈噪声进行了优化设计。1 电路时序及原理根据所应用的流水线工作原理可知，奇数级中的比较器必须在偶数级进入保持阶段前输出比较结果，以便控制偶数级产生保持所需要的电压余量，整个电路在两相不交叠时钟控制下工作。本文设计的流水线采样频率为 50 MHz，时钟周期为 20 ns，其中 φ1、φ2为开关电容电路的非交叠时钟，为了减少电荷注入效应(馈通效应)，同时需要 φ1a、φ2a作为提前关断时钟。当 φ1为高电平时，偶数级
电子技术应用 2012年4期2012-07-03
- 数字图像采集接口电路设计方法
之间，利用两个锁存器分别锁存状态和图像数据，处理器通过两个I/O端口分别读取。在采样时钟的上升沿数据锁存器保存传感器输出的图像数据，当处理器通过I/O口读取图像时，数据锁存器输出数据。其它情况下，锁存器输出处于高阻状态。处理器通过状态锁存器读取同步信号和图像就绪（Ready）指示信号。在数据锁存器保存图像数据的同时，状态锁存器产生Ready信号（从‘0’到‘1’）。处理器读取图像数据时，Ready信号自动清除（从‘1’到‘0’）。处理器读取状态时锁存器驱动
湖南科技学院学报 2012年8期2012-04-08
- Allegro MicroSystems公司宣布推出新型双线霍尔效应锁存器
型双线霍尔效应锁存器——A1244。该产品目前已在工厂进行编程，以优化磁性开关点的准确度。A1244霍尔效应锁存器采用与该系列中互补设备（单极开关）上使用的、相同的专有高频率四相斩波稳定技术。当在恶劣的应用环境中使用时，Allegro先进的 BiCMOS晶圆制造工艺可在过热情况下实现磁稳定性，以及消除单元件器件中固有的偏移。由于双线锁存器比传统的开路集电极开关少用一根线，因此双线锁存器尤其适用于对成本敏感的应用。而且，由于电流始终为两个指定的水平之一，因此
电子产品可靠性与环境试验 2012年1期2012-03-29
- 铁电存储器在存储测试系统中的应用
8字节特殊功能寄存器（SFR）地址空间及多达40个I/O引脚。接口电路如图3所示，其中P0口分配给16 bit的AD转换器及锁存器的控制端。P1.0～P1.7连接8位数据端口，上位机通过P1口读写存储器；系统实现双通道200 ksps采样10 s，且16位分辨率的 AD转换， 需 22根地址线占用 P2.0～P4.5口，用来给4 MW的外存储器寻址。P4.7、P4.6接 M28W640的片选E和输出使能G，存储器数据输入端口DQ1～DQ15直接与AD转换器
电子设计工程 2011年21期2011-06-05
- 基于数字电子技术的A/D转换器的设计与实现
74LS373锁存器两片，内置驱动七段译码器CD4511三片，共阴数码管三个。首先使输入的模拟量在0V～5V之间均匀变化，A/D转换的同时进行数据存储，并将当前的测量数据显示在数码管上，用实验台上的数字电压表测量模拟输入端输入电压值，并进行记录，将其与输出显示在数码管上的数字量进行对比。转换全部完成后，在不掉电的情况下，通过控制计数器和存储器将存储数据进行回放显示，记录显示数据，并将其与实验台上的数字电压表测量的输入电压值进行比较，以便观察测量结果。2 硬
大庆师范学院学报 2010年3期2010-09-25
- 基于TMS320F2812 DSP的运动控制器的硬件系统设计*
路DAC做一个锁存器，将数字信号锁存下来，如果没有新的输入，模拟量将会保持下来。这样就可以使IO空间数据线为每个DAC送入正确的值了。用一片CPLD元件EPM570实现上述的4个锁存器。将4个锁存器的地址定义为1500H ～1503H，分别对应了 X、Y、Z、W 四轴，用VHDL语言实现四个锁存器的功能，并且还实现对四个锁存器的地址分配。给每个锁存器送数字量不可能是同时进行的，肯定是要按照顺序依次输入，而且在某种情况下还可能中间要间断一点时间。但是该系统是
河南工学院学报 2010年3期2010-06-13
- 雷达天线运动参数的自动测量
时间间隔，并用锁存器锁存计数器最后的计数值，得到天线方位的实时角度Φ。此角度值随天线方位角度的变化而实时变化。正回扫信号从低电平变化到高电平时，表示天线方位处于扇扫的左边界，录取此刻的角度值得到天线方位左边界的角度值ΦL。正回扫信号从高电平变化到低电平时，表示天线方位处于扇扫的右边界，录取此刻的角度值得到天线方位右边界的角度值ΦR，则天线方位扇扫范围可通过ΦR-ΦL得到。2.3 天线方位扇扫速度的测量正回扫信号的周期，即持续一个完整的高电平、低电平的时间，
中国测试 2010年5期2010-04-26