基于55 nm DICE 结构的单粒子翻转效应模拟研究*

张幸 刘玉林 李刚 燕少安 肖永光 唐明华

(湘潭大学材料科学与工程学院,湘潭 411105)

单粒子翻转(single event upset,SEU)是器件在辐照空间中应用的关键难题,本文以55 nm 加固锁存单元为研究载体,通过三维数值模拟方法,获得了重离子不同入射条件下的线性能量转移(linear energy transfer,LET)阈值和电压脉冲变化曲线,研究了双互锁存储单元(dual interlockded storage cell,DICE)的抗辐照性能和其在不同入射条件下的SEU 效应.研究表明,低LET 值的粒子以小倾斜角入射器件时,降低了器件间的总电荷收集量,使得主器件节点的电压峰值和电压脉宽最小,器件SEU 敏感性最低;由于空穴与电子迁移率的差异,导致DICE 锁存器中Nhit 的入射角敏感性远大于Phit;合理调节晶体管间距可以削弱电荷共享效应,使得从器件总电荷收集量减小,仿真计算得到此工艺下晶体管间距不能小于1.2 μm.相关仿真结果可为DICE 锁存单元单粒子效应的物理机制研究和加固技术提供理论依据和数据支持,有助于加快存储器件在宇航领域的应用步伐.

1 引言

空间辐射粒子(等离子体、太阳粒子等)[1]会削弱导致航天航空领域的电子设备性能降低,甚至完全失效.研究表明,在纳米级工艺下,单粒子翻转效应是影响宇航级集成电路抗辐照性能的关键因素.单粒子翻转(single event upset,SEU)是指由于带电粒子与靶材料发生碰撞电离出电子-空穴对[2–4],造成载流子浓度梯度和电场分布紊乱,并导致数据节点状态发生翻转的现象[5].目前芯片研制过程通常分为“市场调研-设计-验证-制造-试验-应用”6 个过程,存在研制周期长且试验成本高昂的问题,因此需要尽早暴露风险降低试错成本,可通过三维数值模拟仿真获取电路性能参数,推进电路加固设计工作的顺利进行.

在辐照空间系统极高的性能要求背景下,电子零部件的特征尺寸、面积和辐照耐受性是一对矛盾体[6].随着辐照空间系统中电子零部件的面积和功耗逐年减小,作为数字电路关键部件之一的锁存器,其辐照耐受性引起了广泛关注[7].为实现低单粒子翻转率[8,9],标准双互锁存储单元已应用于纳米级金属氧化物半导体技术中,双互锁存储单元(dual interlockded storage cell,DICE)以最低的面积、功耗开销实现优异的抗辐射性能.但在先进纳米级技术下,晶体管的尺寸缩放降低了节点电容和电源电压,导致DICE 的SEU 临界电荷并不高[10],相邻敏感节点间的电荷共享效应增大了出错的概率,一旦入射粒子同时破坏多个敏感节点将引发严重故障.因此,表征纳米级DICE 电路在不同情况下的辐射耐受性,同时评估其加固策略的有效性至关重要.Maru 等[11]证明了与三模冗余触发器相比,DICE 在面积和速率方面具有很大优势,提出应用90 nm 及以下的特征尺寸技术,轨道上的通量水平依赖于线性能量转移值和粒子入射角;Xu等[12]基于65 nm DICE 触发器中敏感节点对的特点,以及不同间距DICE 触发器的翻转情况,表征了DICE 单元的电荷共享效应,并确定DICE 触发器中电荷共享效应对触发器的影响范围为1.6 μm;Luo 等[13]研究了入射角对SEU 和单粒子多位翻转(multiple-cell upsets,MCU)的影响,证明SRAM中大倾角沿阱入射是SEU 和MCU 的最差取向,粒子大倾斜角入射增大SEU 反应截面,大大降低SEU 阈值;Hsiao 等[14]证明在3 种经典锁存器设计中,由于DICE 在连接节点处产生较高的寄生电容,导致DICE 单元易受到单粒子双节点扰乱(single event double upset,SEDU)的影响,同时提出SEDU 不仅取决于设计的物理布局和粒子撞击角度,还取决于工艺节点的缩小.

综上所述,由于空间辐射效应的影响,空间电子元器件较少采用先进工艺节点,多采用中端工艺制程水平.当前已有相关人员展开了DICE 加固后SRAM 或触发器器件的重离子辐照研究,包括65,90,130 nm 等特征尺寸.较小工艺节点下晶体管的延时更低、功耗更小、速度更快,且集成度更高,其中55 nm 在辐射环境电子元器件中应用极其广泛,具有庞大的消费市场.但国内外学者针对55 nm 的DICE 加固锁存器相关研究还未公开报道,当前该工艺节点下粒子入射条件和器件结构与抗辐照性能的关系无可靠性结论.因此本文基于TCAD 仿真工具,针对55 nm 晶体管单元开展了DICE 结构的器件/电路混合仿真,验证了DICE单元的抗SEU 性能,同时通过改变重离子源的线性能量转移(linear energy transfer,LET)值、入射角度和金属氧化物半导体(metal oxide semiconductor,MOS)管间距,仿真得到不同入射条件下的LET 阈值,对比了n 型MOS (NMOS)与p 型MOS(PMOS)晶体管抗SEU 性能,分析了不同条件对DICE 单元SEU 效应的影响.

2 仿真建模

目前主要有飞行实验、重离子辐射装置实验和计算机仿真实验这3 种辐照效应研究方法[15],空间飞行和重离子辐射装置实验所需经费高昂,且无法捕捉半导体器件受辐照后的电荷收集过程,以及器件电压、电流等电学参数的变化.因此,随着计算机技术的迅猛发展,半导体仿真工具TCAD 实现的三维数值模拟仿真已成为模拟单粒子效应的有效手段.TCAD 不仅可以建立元器件的物理模型,还支持引入SPICE 模型与物理器件结合的混合仿真.混合仿真是指将Hspice 电路结构导入TCAD,其中关键器件使用三维器件模型代替,非关键器件采用电路模型的仿真方法.相较纯电路仿真而言,混合仿真结果与重离子实验所得结果吻合度更高.

本文基于55 nm 工艺的锁存单元电路,建立宽度为150 nm 的NMOS 和PMOS 晶体管模型,晶体管名称分别为nfet 和pfet.在混合仿真过程中,模型校准是器件仿真中非常关键的一步,可通过电学特性校准提高仿真结果的准确性和可参考性.在模型校准过程中,需将NMOS 和PMOS 晶体管分别进行电学特性(Id-Vd转移曲线和Id-Vg输出曲线)仿真,并与SPICE 模型晶体管的电学特性曲线进行对比,经过不断地调整沟道掺杂和栅掺杂浓度等参数,得到与SPICE 模型电学特性较吻合的曲线即完成建模.这里,Id为漏极电流,Vd为漏极电压,Vg为栅极电压.表1 列出了以55 nm SPICE 模型为准,校准后的NMOS 和PMOS 晶体管工艺参数.图1 为nfet 和pfet 晶体管的电学特性仿真结果.可以看出,器件电学特性曲线的仿真结果和SPICE 模拟数据有良好的拟合关系,说明建立的晶体管模型可用于后续的单粒子效应仿真.

表1 55 nm MOS 晶体管工艺参数Table 1.55 nm MOS transistor process parameters.

图1 MOS 管电流-电压特性校准结果 (a) nfet 器件Id -Vd 校准曲线;(b) nfet 器件Id -Vg 校准曲线;(c) pfet 器件Id -Vd 校准曲线;(d) pfet 器件Id -Vg 校准曲线Fig.1.Current-voltage characteristics calibration results of MOS tube: (a) The Id -Vd calibration curve of nfet device;(b) the Id -Vg calibration curve of nfet device;(c) the Id -Vd calibration curve of pfet device;(d) the Id-Vg calibration curve of pfet device.

3 结果与讨论

3.1 非加固锁存单元与DICE 加固锁存单元的SEU 研究

DICE 结构与传统锁存单元相比,增加两个冗余节点用于备份存储数据,分别称为DA,DB,DC 与DD.DA,DC 节点和DB,DD 节点组成两对互补的数据状态,使得存储数据被冗余保存.其原理是当粒子入射造成一个节点(DA)产生单粒子瞬态脉冲时,与该节点存储相同数据的节点(DC),可通过其他节点(DB,DD)恢复(DA)逻辑状态,使得锁存单元的数据状态实现翻转再恢复[16].

为开展DICE 抗SEU 性能的研究,以单管模型nfet 和pfet 晶体管为基础,建立符合电路基本结构的反相器模型INV,搭建电路如图2 和图3所示.其中标准锁存单元电路中MP2 和MN1 晶体管和DICE 加固仿真中DP4 和DN3 晶体管均由INV 模型代替,其他MOS 管为电路模型.仿真设定重离子辐照温度为25 ℃、工作电压为1.2 V,LET 值为37 MeV·cm2/mg 的入射粒子于2 ns 时刻,沿z轴正方向垂直入射在截止态MOS 管漏极中心,入射深度为10 μm,径迹半径为0.05 μm.

图2 标准锁存单元电路原理图(VDD,电源电压;VSS,接地端电压;CLK1/CLK2,时钟信号) (a) 标准锁存单元电路中粒子轰击MN1 漏极;(b) 标准锁存单元电路中粒子轰击MP2 漏极Fig.2.Circuit diagram of standard latch cell: (a) Particle bombards the drain of MN1 in the standard latch cell circuit;(b) particle bombards the drain of MP2 in the standard latch cell circuit.VDD,power voltage;VSS,ground terminal voltage;CLK1/CLK2,clock signal.

图3 DICE 结构电路原理图 (a)粒子轰击DICE 电路中DN3 漏极;(b)粒子轰击DICE 电路中DP4 漏极Fig.3.Circuit diagrams of DICE structure: (a) Particle bombards the drain of DN3 in DICE circuit;(b) particle bombards the drain of DP4 in DICE circuit.

标准锁存单元电路由3 个NMOS (MN1,MN2,MN3)和3 个PMOS (MP1,MP2,MP3)互连而成,当D1 节点为高电平时,MN1 为截止状态,MP2为导通状态,重离子轰击敏感节点MN1 漏极,有大量的电子向漏极漂移扩散,D1 节点收集足够多的电子后输出一个从“1”到“0”的脉冲,仿真结果如图4 所示;反之,当D1 节点为低电平时,MP2 晶体管为截止状态,MN1 晶体管为导通状态,此时用重离子轰击敏感节点MP2 漏极,有大量的空穴向漏极漂移扩散,累积到一定程度D1 节点输出一个从“0”到“1”的脉冲.仿真结果表明在LET 值为37 MeV·cm2/mg 的条件 下,无论粒 子轰击的是NMOS (Nhit,NMOS hit)还是PMOS (Phit,PMOS hit),电路均发生SEU 且LET 阈值都极低,其中,MN1 的LET 阈值仅为0.6 MeV·cm2/mg,MP2 的LET 阈值仅为0.5 MeV·cm2/mg.

图4 粒子轰击标准锁存单元中MN1 漏极D1,D2 节点电压变化Fig.4.Transient voltage change of D1 and D2 nodes when particle bombards the drain of MN1 in the standard latch cell circuit.

在DICE 电路仿真中,引入相同的辐照条件,入射粒子轰击关态晶体管DN3,得到DA,DB,DC,DD 节点电压的变化,仿真结果如图5 所示.结果表明,在LET 值为37 MeV·cm2/mg 的条件下,轰击截止状态晶体管,各节点数据状态均在短时间内得到恢复,且各晶体管LET 阈值均大于50 MeV·cm2/mg,相比于标准锁存单元,DICE 结构使锁存单元抗SEU 性能大大提升,且体现出较强应用优势和性能优势.

图5 DICE 电路中粒子轰击DN3 漏极各节点电压变化Fig.5.Voltage variation of each node when particle bombards the drain of DN3 in the DICE circuit.

3.2 DICE 加固锁存单元的SEU 效应研究

为进一步探究DICE 在纳米级工艺下的抗SEU 性能,以临近排布的两个MOS 器件为仿真对象,判断敏感节点的电压脉冲和LET 阈值,对比PMOS 和NMOS 的抗SEU 性能,同时研究双阱工艺下DICE 抗SEU 性能与入射因素之间的关系.其中主器件为入射粒子直接轰击的器件,从器件为被动收集电荷的器件,相互临近的两个电极为漏极.图6 为DICE 电路原理图,在SEU 仿真中,DP4,DP6,DN3,DN5 晶体管均由TCAD模型INV 替代,其中DN3 和DN5 共P 阱、DP4、DP6共N 阱,电路中其他MOS 管均采用电路模型.

图6 DICE 电路原理图 (a)粒子轰击DICE 电路中DN3 漏极;(b)粒子轰击DICE 电路中DP4 漏极Fig.6.Circuit diagrams of DICE: (a) Particle bombards the drain of DN3 in DICE circuit;(b) particle bombards the drain of DP4 in DICE circuit.

采用三维数值模拟方法使粒子入射反偏NMOS 或PMOS 漏极,获取不同条件下MOS 管的LET 阈值,分析不同LET 值、入射角度和MOS管间间距对SEU 敏感性的影响,仿真结果如表2和表3 所列.其一,随着晶体管间间距的降低或入射角度的增大,LET 阈值呈现明显下降趋势,可见引发SEU 不仅与入射粒子LET 值有关,也与入射角度以及MOS 管间间距有关,在小入射角度、大MOS 管间间距的条件下,器件的抗SEU 性能达到最佳.原因在于MOS 管间间距的减小,造成收集电荷的位移变小,使得敏感节点对同时收集电荷的概率增大,MOS 管间电荷共享效应增强;粒子入射角度的增加,使得粒子在电子元器件内部的电离路径延长,以及穿过器件的体积增大,MOS 管间电荷共享效应加剧,最终导致在敏感区域中电离出的电子-空穴对增多.其二,在小角度(≤30°)入射条件下,Nhit 具有高于Phit 的LET 阈值,表现出更低SEU 敏感性.但随着倾角增大,Nhit 的LET阈值发生骤降,甚至比Phit 的LET 阈值更低,可见Nhit 对入射角的敏感性远大于Phit.原因在于当倾角增大时,重离子引起过剩载流子横向扩散,使得主从器件同时发生SEU.且在室温下,低掺杂硅材料中,电子的迁移率是空穴迁移率的两倍有余,使得Nhit 从器件电子收集效率比Phit 从器件空穴收集效率高,因此Nhit 的LET 阈值下降更快.最后,晶体管间间距的改变造成了收集电荷的位移差异,大大影响收集电荷的难易程度,对DICE锁存单元抗SEU 性能带来重大影响.

表2 DICE 电路中NMOS 的翻转阈值Table 2.Toggle threshold of NMOS in DICE circuit.

表3 DICE 电路中PMOS 的翻转阈值Table 3.Toggle threshold of PMOS in DICE circuit

入射粒子LET 值的高低是影响电子-空穴对产生率的重要因素[17],本文共选取7 种LET值,分别为10.0,15.0,20.0,30.0,37.0,40.0,50.0 MeV·cm2/mg,设置MOS 管间间距为0.8 μm,粒子垂直轰击关态DN3 或DP4 漏极中心,仿真得到DA 节点的电压脉冲变化如图7 所示.从图7(a)可以看出,在5 ns 时刻粒子入射晶体管,粒子轨迹上产生大量电子-空穴对,经过漂移和扩散等运动,电荷被漏极和衬底构成的反偏PN 结快速收集[18],电荷量沉积到一定程度时MOS 管漏极将产生一个电压脉冲.当粒子以30 MeV·cm2/mg 的LET值轰击DP4 漏极时,DA 节点电压从低电平变为高电平且无法恢复,数据状态发生翻转;而当粒子以50 MeV·cm2/mg 的LET 值轰击DN3 漏极时,DA 节点产生小的电压脉冲后恢复为高电平,可见MOS 管间距为0.8 μm 且粒子垂直入射时,P 管LET 阈值小于N 管,N 管具有更优抗SEU 性能.

图7 不同LET 值入射时DA 节点电位变化图 (a) 轰击DN3 晶体管时DA 节点的电位变化图;(b) 轰击DP4 晶体管时DA 节点的电位变化图Fig.7.Voltage variation diagram of DA node when particle incidents by different LET value: (a) Voltage variation diagram of DA node when bombarding DN3 transistor;(b) voltage variation diagram of DA node when bombarding DP4 transistor.

入射粒子LET 越大,晶体管的SEU 敏感性越高.原因是高LET 入射,导致粒子在器件中关态晶体管漏极区域沉积能量增多,产生更多的过剩载流子,使得电荷收集量也显著增加,最终会增大N 管和P 管电压峰值,同时延长单粒子瞬态(single event transient,SET)脉冲宽度.若MOS电荷收集量大于DICE 电路的临界电荷,将引发锁存单元发生SEU.其次,仿真中发现PMOS 所需的翻转恢复时间比NMOS 恢复时间长,DICE 单元在Phit 情况下更易发生SEU.原因在于Nhit下的电荷共享机制主要依赖扩散效应收集电荷,而Phit 下的电荷共享机制主要依赖寄生双极放大效应收集电荷[19].随着重离子LET 的增大,阱/衬底中的过剩载流子更多,使得MOS 管的寄生效应更为明显,即双极放大效应更为严重,使得PMOS漏极的空穴收集量更多,造成PMOS 所需的翻转恢复时间比NMOS 恢复时间长.以上结论与多个相邻工艺节点[20]的研究成果保持一致.

图8 给出了粒子倾角入射时模型示意图,以主器件漏极中心为入射点,选取0°,30°,45°,60°四种方位角朝从器件方向入射DICE 电路.仿真中设置主、从晶体管间距为0.8 μm,粒子LET 值取15.0 MeV·cm2/mg.图9 给出了 粒子不同角度入射时主、从器件电位变化图.当LET 值为15.0 MeV·cm2/mg 的粒子入射反向偏置NMOS或PMOS 漏极中心时,DICE 均在方位角为45°时引发了SEU,表明相对于垂直入射,倾角入射导致LET 阈值降低,大大提高SEU 发生概率.一方面,当入射方位角为0°时,入射路径上产生的大量电荷仅位于主器件晶体管漏极之下,仅引起主器件下方阱电势扰动,对从器件的影响可忽略不计,且从器件可通过反馈电路恢复主器件的逻辑状态;另一方面,随着入射方位角增大,晶体管间电荷共享效应逐渐显化,其中主器件电荷收集量不断减少,电压脉宽和电压峰值也随之下降,从器件则相反.与此同时,粒子入射径迹逐渐靠近从器件的漏极区域,使从器件下方阱电势发生扰动,尽管粒子在路径行迹过程中损失部分能量,但用于电荷沉积的粒子轨道体积较大,导致从器件漏极持续收集电荷,最终DICE 电路数据状态由可恢复向不可恢复发生转变.从分析可知,当粒子倾角入射时,会引起阱电势的扰乱和电荷共享效应,导致电路发生SEU,甚至MCU,可见倾角入射对DICE 加固类器件的威胁极高,在实际应用前须开展单粒子倾角入射试验,从而保障其空间应用的高可靠.

图8 粒子不同方位角入射示意图Fig.8.Diagram of particle incidents from different angles.

图9 不同角度入射时主、从器件电位变化图 (a) 轰击DN3 管漏极时主器件电位变化图;(b) 轰击DN3 管漏极时从器件电位变化图;(c) 轰击DP4 管漏极时主器件电位变化图;(d) 轰击DP4 管漏极时从器件电位变化图Fig.9.Voltage variation diagrams of master and slave devices when particle incidents from different angles: (a) Voltage variation diagram of the master device when particle bombards the drain of DN3;(b) voltage variation diagram of the slave device when particle bombards the drain of the DN3;(c) voltage variation diagram of the master device when particle bombards the drain of the DP4;(d) voltage variation diagram of the slave device when particle bombards the drain of DP4.

最后,研究粒子入射在锁存单元中产生的电压脉宽与MOS 管间间距之间的关系,主从NMOS管间间距为LDN3,DN5,PMOS 管间间距为LDP4,DP6,依次设为0.1,0.2,0.3,0.4,0.5,0.6 μm,NMOS 和PMOS 间距离固定为0.15 μm,模型示意图如图10所示.在该次仿真中,粒子以15 MeV·cm2/mg 的LET 值沿z轴正方向垂直入射MOS 管漏极中心,可得到主、从器件输出电位变化,如图11 所示.

图10 器件模型示意图 (a) 二维横截面图;(b) 二维俯视图Fig.10.Device model schematic: (a) 2D cross-sectional view;(b) 2D top view.

图11 MOS 管漏极间距对电压脉冲的影响 (a) 轰击DN3管漏极时从器件电位变化图;(b) 轰击DP4 管漏极时从器件电位变化图Fig.11.Influence of the distance between the drain of MOS tubes on the transient pulse: (a) Slave device voltage change diagram when bombarding the drain of the DN3 tube;(b) slave device voltage change diagram when bombarding the drain of the DP4 tube.

当入射粒子LET 值、入射角度和位置固定时,主器件漏极电荷收集量足以使其电位发生变化,但单个节点电位短时间的改变并不会导致DICE 单元发生翻转.因此,DICE 单元是否发生SEU 极大程度上取决于从器件的漏极电荷收集量.当入射角度和位置固定时,晶体管间间距越小,从器件离阱/衬底中的过剩载流子区域越近,从器件MOS 管漏极的电荷收集量将随管间间距的减小而大幅度增加,最终导致从器件瞬态电压的下降幅度急剧增加,电压脉宽线性降低,其中敏感节点电压峰值和电压脉宽取决于MOS 管所收集的电荷量.由入射粒子在体硅中的电荷分布特性可知,从器件MOS收集的电荷量将随管间间距的减小而大幅度增加,从而NMOS 的输出电压脉冲宽度随着MOS 管管间间距减小而增大,PMOS 则相反,PMOS 的输出电压脉冲宽度随着MOS 管关键距离减小而减小.为降低电荷共享效应对主从器件的影响,实现面积最小化、性能最大化,应尽量拉大MOS 管管间间距;其中,NMOS 管间距应不小于0.6 μm,PMOS管间距应不小于1.2 μm.综上所述,拉大晶体管间距是提高DICE 电路加固效果的手段之一,通过器件仿真研究55 nm 工艺下MOS 管距离与电荷共享效应之间的关系,得到此工艺下晶体管间距不能小于1.2 μm,在该条件下粒子垂直入射不会同时影响到多个节点,该仿真结果对于宇航级别器件的版图加固设计具有一定的参考价值.

4 总结

为准确评估纳米尺寸下DICE 加固器件抗SEU 性能以及粒子入射对DICE 电路的影响,本文采用器件仿真工具TCAD,建立55 nm 体硅工艺三维器件模型.通过对比仿真实验和定性、定量分析,验证了DICE 电路的加固性能,明确了DICE 加固方法在提高LET 阈值方面做出的贡献;同时探讨了粒子入射条件与锁存单元抗SEU 性能之间的关系;获取了55 nm 工艺下MOS 管间相对安全距离.研究结果表明,入射粒子的LET 值是影响电子-空穴对产生率的重要因素,粒子以高LET值入射使得器件翻转恢复时间变长、电压峰值增大,最终导致电路发生SEU;由于晶体管电荷共享机制的差异,导致PMOS 的恢复时间要高于NMOS,表明在电荷共享机制占主导的情况下,NMOS 具有更好的抗SEU 性能;DICE 加固类器件对入射角较敏感,由于电荷迁移率的差异,导致在NMOS晶体管间表现尤为突出.相邻器件间电荷共享效应随倾角入射角度的增加而增强,器件发生SEU 或MCU 可能性增大,因此针对DICE 加固类器件须开展严格的倾角入射试验评估;最后,相邻MOS管间间距增大会削弱MOS 管间电荷共享效应,减少相邻MOS 管的电荷收集.因此,可以通过合理调节敏感节点对的间距来削弱电荷共享效应,提高电路的抗辐照性能,通过器件仿真得到55 nm 工艺下晶体管间距不能小于1.2 μm.本文的仿真实验结论和数据,对55 nm 器件的单粒子效应软错误率评估具有一定的借鉴意义,能够为纳米器件外围电路抗辐照设计和性能加固提供理论依据和数据支持,同时有助于加快小尺寸存储器件在宇航领域的应用步伐.