基于微纳科研平台工艺验证的微米级标准CMOS 关键工艺仿真

王峥杰，徐丽萍，凌天宇，瞿敏妮，权雪玲，乌李瑛，程秀兰

（1.上海交通大学电子信息与电气工程学院，上海 200240；2.上海交通大学先进电子材料与器件校级平台，上海 200240）

1 引言

定义CMOS 标准工艺和器件对于评估微纳加工实验室的工艺性能、工艺稳定性及监测工艺设备污染是非常必要的。国内的相关科研平台依赖先进的工艺设备，大多拥有较强的单步工艺加工能力，但因离子注入等关键设备的缺失及CMOS 标准工艺的复杂性，对全流程CMOS 标准工艺和器件的研究鲜有涉及。但是，国外不少著名科研平台经过多年的工艺积累，已形成了若干代的CMOS 标准工艺。例如，加州大学伯克利分校的微纳米加工实验室于2000 年报告了基于4 英寸晶圆的1.3 μm CMOS 工艺流程[1]，于2002 年进一步开发了基于6 英寸晶圆的1 μm CMOS 标准工艺[2]，于2005 年成功加工制造出0.35 μm 的CMOS 工艺器件[3]，并于2007 年、2009 年和2012 年分别对上述0.35 μm CMOS 工艺做了不同程度的改进[4-6]。

本文对基于上海交通大学先进电子材料与器件平台（AEMD 平台）1 μm 双阱双层金属的CMOS 标准工艺项目中的关键器件与工艺进行仿真。该CMOS 标准工艺项目主要包括关键工艺测试结构和标准器件的设计、制造流程的设计与验证、加工制造以及测试。其中，测试结构用于设备、电路和工艺参数的提取以及随机故障和可靠性测试[7]，标准器件用于在制造加工完成后对项目成果的检验。仿真包括提取器件和工艺流程中的主要参数，设计仿真测试结构以模拟器件特性，采用控制变量法优化场注入和沟道调节注入中的注入剂量和能量等工艺参数，力求从多方面验证工艺的可行性。

2 CMOS 器件基本参数

仿真基于Silvaco TCAD 软件，其中，ATHENA 工具用于对工艺流程的仿真，ATLAS 工具用于对器件参数的提取。仿真依次完成阱的形成、有源区形成、沟道调节、栅极形成、源漏形成。图1 为CMOS 结构与仿真示意图，栅极宽度W 和栅极长度L 都为1 μm。NMOS和PMOS 的工艺基本仿真参数如表1 所示。为了增加硅局部氧化（LOCOS）的隔离特性，定义有源区后在P阱和N 阱中分别进行一次P+和N+场注入。

表1 NMOS 和PMOS 的工艺基本仿真参数

图1 CMOS 结构与仿真示意图

基于上述仿真参数，通过ATLAS 对带场注入的NMOS 和PMOS 器件进行仿真优化并提取参数，得到NMOS 的 阱 深 为2.734 2 μm，PMOS 的 阱 深 为4.294 6 μm，NMOS 的源漏（S/D）结深为0.254 1 μm，PMOS 的S/D 结深为0.365 4 μm，LOCOS 的击穿电压大于7.5 V。图2 为NMOS 和PMOS 的I-V 特性曲线图，其中，VGS为栅源电压、VDS为源漏电压、IDS为漏极电流。从图2（c）和（d）中提取到NMOS 和PMOS 的阈值电压分别为0.719 3 V 和-0.758 1 V。以|VDS|=3 V 为例，对于PMOS，在|VGS|从1.1 V 增大至3.3 V 的过程中，IDS从-2.622 μA 变为-56.32 μA；对于NMOS，在|VDS|=3 V、|VGS|从1.1 V 增大至3.3 V 时，IDS从4.637 μA增大至149.5 μA。

图2 NMOS 和PMOS 的I-V 特性曲线

在标准CMOS 工艺中，一道工序通常会影响器件的多项性能，半导体代工厂也会设置不同的工艺参数，为用户提供多样化的产品服务。本文将针对沟道调节注入、场注入、偏置电压设置以及金属种类对接触特性的影响进行探索仿真，意在从仿真结果中得出趋向性的结论，验证工艺可行性，指导实际工艺流片。

3 仿真结果与讨论

3.1 场注入对器件阈值电压的影响

本文仿真了N+场注入对PMOS 阈值电压的影响以及P+场注入对NMOS 阈值电压的影响。在场注入仿真中，P 阱注入硼（B），N 阱注入磷（P）。LOCOS 的形成需要在1 000 ℃的高温下持续进行310 min，在这个过程中Si-SiO2界面处掺杂的离子重新分布。硼原子会横向扩散至器件栅极下的导电沟道中，引起NMOS 的导电沟道中Ⅲ族元素浓度增加，导致NMOS 阈值电压（VTN1）增大。磷原子横向扩散至PMOS 的导电沟道中时，引起PMOS 导电沟道中Ⅴ族元素浓度增大，使PMOS 阈值电压(VTP1)增大[8]。

仿真结果显示，场注入能量的改变对阈值电压影响较大。由于注入的能量会影响离子注入半导体内的深度，注入深度越深，原子经扩散后对衬底载流子浓度的影响就越明显。场注入能量对MOS 器件阈值电压的影响如图3 所示，结合图3 分析，对于N+场注入，当注入能量小于60 keV 时，注入的磷元素浓度峰值处于距离硅表面0.079 2 μm 以内，在LOCOS 形成的高温过程中，磷元素大量向LOCOS 中扩散，导致其基本不对沟道产生影响，所以此时PMOS 的阈值电压受场注入影响很小[9]。但当注入的能量大于60 keV 后，磷元素主要横向扩散至导电沟道中，使PMOS 的阈值电压绝对值增大。对于P+场注入，当注入能量为30keV时，注入的硼元素浓度峰值处于硅表面以下0.098 1 μm处，此时硼元素大部分进行横向扩散，从而较大幅度影响阈值电压。当P+场注入能量达到60 keV 时，其注入结深达0.527 1 μm，已经远超NMOS 的S/D 结深（0.254 1 μm），对沟道产生的影响逐渐减小，故此时的阈值电压相较于注入能量为50 keV 时有所下降。

图3 场注入能量对MOS 器件阈值电压的影响

3.2 沟道调节对器件电学特性的影响

阈值电压为器件处于临界导通时的电压，不同阈值电压的MOS 器件性能不同[10]。本文研究了场注入和沟道调节离子注入对器件阈值电压的影响，以期提供具有多种阈值电压的器件。

在半导体工艺中，沟道调节离子注入主要用来调节器件的阈值电压，本文不涉及大规模、多模块的复杂电路，故沟道调节离子注入类型选择微米级工艺较常用的11B。由于CMOS 工艺中的PMOS 与NMOS 受到场注入的叠加影响，故在相同沟道调节的条件下，其阈值电压（VTP1和VTN1）与单个的PMOS 和NMOS（VTP0和VTN0）有所差异。本文基于11B研究了不同的注入剂量对MOS 器件阈值电压的影响，结果如图4 所示。

图4 沟道调节注入剂量对MOS 器件阈值电压的影响

仿真结果显示，对于NMOS，11B 注入剂量越大，VTN0和VTN1越大，而由于场注入在NMOS 的P 阱中注入硼，P 阱中提供更多的Ⅲ族元素，导致在相同条件下，VTN0＜VTN1。此外，P+场注入中硼的注入剂量为1.5×1013cm-2，随着沟道调节中硼注入剂量的逐渐增多，P+场注入的影响逐渐减小，导致图4 中VTN0和VTN1两曲线的差距越来越小。反之，对于PMOS，11B 注入剂量过大会降低|VTP0|和|VTP1|，而N+场注入在PMOS 的N阱中注入磷，相当于在N 阱中提供更多的Ⅴ族元素，导致在相同条件下，|VTP0|＞|VTP1|。而N+场注入中磷的剂量为3.0×1012cm-2，沟道调节注入剂量的增大会逐渐中和磷元素的影响，使VTP0和VTP1曲线的差距逐渐缩小。

此外，仿真中沟道调节离子注入剂量会影响亚阈值电流的大小，这在PMOS 中表现得尤为显著。在本工艺中，P 沟道调节离子注入的能量和S/D 离子注入的能量均为20 keV，即注入的深度一致。沟道调节注入的剂量越大，相当于在衬底中提供更多的空穴，从而在低电压情况下更易形成微弱的导电沟道。因此，随着剂量的增大，低电压下的亚阈值电流也随之增大。不同P 沟道调节注入剂量下的PMOS 转移特性曲线如图5 所示，本文提取了各注入剂量下的亚阈值摆幅SS，随着注入剂量从2.4×1012cm-2减小至1.5×1012cm-2，SS优化了26 mV/dec，有效减小了器件的响应时间。

图5 不同P 沟道调节注入剂量下的PMOS 转移特性曲线

在微米级工艺中，为有效区分MOS 器件的工作状态，器件的电流开关比（Ion/Ioff）应大于106。不同剂量P 沟道调节对PMOS 开关比的影响如表2 所示，结果表明，当11B 调节注入剂量大于2.1×1012cm-2时，Ion/Ioff小于106。故在实际工艺中，应注意控制该注入剂量不超过2.1×1012cm-2。

表2 不同剂量P 沟道调节对PMOS 开关比的影响

3.3 衬底偏置电压对器件阈值电压的影响

半导体器件衬底电压的波动会引起电路工作状态不稳定[11]，业界通常会在源极和衬底间加偏置电压来改变器件的阈值电压VTH。体效应的公式为

其中，VTH0为没有衬底偏置电压时的阈值电压，γ 为体效应系数，φF为费米电势，VSB为源（S）和衬底（B）之间的电压。

由式（1）可知，器件阈值电压与VSB呈正相关。本文根据所设计的工艺，仿真了不同的偏置电压对NMOS 和PMOS 的影响，并对其做了定量分析。结果如图6 所示，对于NMOS 和PMOS 器件，VSB的绝对值越大，其阈值电压的绝对值也越大。从图6（c）和（d）可以看出，对于NMOS，VSB从0 V 至-4 V 的波动会引起阈值电压从0.5097 V 至1.64 V 的改变；对于PMOS，VSB从0 V 至4 V 的波动会引起阈值电压从-0.778 V 至-1.6452 V 的改变。

图6 体效应仿真的I-V 特性曲线和阈值电压

3.4 场注入对LOCOS 隔离特性的影响

场注入的区域与邻近的阱形成反向PN 结，防止出现过高的瞬态电流击穿LOCOS，从而提高LOCOS的隔离特性。本文根据所设计的工艺，仿真了不同场注入的硼离子剂量和LOCOS 隔离效果的关系。LOCOS 隔离特性的仿真结果如图7 所示，仿真结构首先形成LOCOS，再进行离子注入以在LOCOS 的两边形成源漏区域。测试时，分别在LOCOS 两端加电压，并测得两端的电流。本文参考Silvaco 官网给出的示例[12]，设置当电流达到1 pA 时LOCOS 被导通。

图7 LOCOS 隔离特性的仿真结果

从图7 中可提取到其导通电压分别为7 V、9.5 V、9.5 V 和35.5 V，这表明场注入的剂量在一定范围内增大可以提高LOCOS 的隔离特性。由于阱形成时离子注入的剂量在1012cm-2，当场注入的剂量为1011cm-2、1012cm-2时，其剂量不大于阱形成时的注入剂量，对衬底中载流子浓度的改变不明显，故其提取到的导通电压没有明显区别。当场注入剂量增大至1014cm-2时，会导致载流子数量过高，其I-V 曲线发生错乱。因此，本工艺条件下，当场注入的剂量在1013cm-2时，LOCOS的隔离特性最优。

3.5 金属类型对接触电阻的影响

金属和半导体接触分为肖特基接触和欧姆接触。当金属功函数φM小于半导体功函数φS时，在半导体表面形成空穴反型层。此时，若在金属端施加正电压，则会引起金属和半导体之间势垒增大，形成肖特基接触。当φM大于φS时，半导体表面积聚电子。此时，在金属端施加正电压几乎不存在势垒，而若在金属上施加负电压，电子从金属流向半导体需要克服一个势垒，但可以增大半导体的掺杂剂量来缩短半导体中耗尽层的宽度，从而降低势垒，改善接触电阻。

在本项目中主要涉及到两处金属半导体接触，一是器件中有源区和接触孔的接触，二是电学测试结构（Testkey）中测试图形和探针的接触。如果不能将接触类型控制在欧姆接触范围内，接触电阻就会很大，接触面会分担更多的电压降，导致器件的性能和测试的准确度下降。本文设计了金属和半导体接触的仿真测试结构，以期将实际加工中的接触类型控制在欧姆接触范围内，并优化接触电阻大小。仿真测试结构的下方为半导体，上方两侧为金属，一侧作阳极，另一侧作阴极。

对于N 型半导体，应在阳极金属上加正偏压；对于P 型半导体，应在阳极金属上加负偏压。铝的功函数设置为4.10 eV。图8 展示了N/P 阱及N/P 型源漏有源区（分别为N+S/D 和P+S/D）与金属铝的接触特性。结果显示，N 型半导体与金属铝始终有较好的接触效果，而P 型半导体在两端电压绝对值小于1 V 时，接触电流远小于10-5A。这是由于P 型半导体的功函数大于金属铝的功函数，金属半导体之间形成了阻挡层，需要增大电压以克服该阻挡层的势垒。此外，从表1 可得，S/D 的注入剂量大于阱的注入剂量，而掺杂浓度越高的半导体导电特性越好，故从图8 可以看出，当电压突破势垒后，S/D 的接触特性优于阱的接触特性。

图8 N/P 型半导体与铝的接触特性仿真结果

在实际加工中，Si/Al 面存在尖楔效应，若尖楔深度大于结深，会导致PN 结失效。为了防止这种现象发生，研究者通常会在铝中掺入质量分数为2%的硅，使硅的溶解度饱和，或者使用Ti/TiN/Al 的结构。本文以P+S/D 为例，仿真了在铝和硅衬底之间沉积不同厚度的Ti 对接触特性的影响，仿真结果如图9 所示。

图9 在铝和P+S/D 中插入Ti 夹层对接触特性的影响

图9 的结果显示，当电压绝对值突破势垒电压1 V 后，钛夹层越厚，相同电压下的导通电流就越大。以电压绝对值为2 V 为例，当Ti 的厚度分别为0 nm、50 nm、80 nm、100 nm、120 nm 时，其接触电阻分别为122.34 Ω、27.28 Ω、23.22 Ω、19.06 Ω、13.66 Ω。可以看出，当Ti 夹层的厚度为120 nm 时，接触电阻的大小从无钛时的122.34 Ω 减小至13.66 Ω，达到较为理想的效果。

4 结论

本文对基于微纳科研平台的微米级标准CMOS器件仿真取得了较为理想的输出曲线，从仿真的角度验证了工艺实施的可行性。此外，本文针对工艺中沟道调节注入、场注入、偏置电压设置、金属接触效果等方面进行了优化仿真，对工艺参数的改变如何影响器件的性能进行了量化的探索。

仿真结果表明，N+场注入能量在60 keV 以上、P+场注入能量在30～50 keV 之间时，对MOS 器件的阈值电压影响最为显著；沟道调节注入的剂量越大，PMOS 的阈值电压绝对值越小，NMOS 的阈值电压绝对值越大；沟道调节注入的剂量对PMOS 亚阈值电流及亚阈值摆幅影响显著，应控制在2.1×1012cm-2以下；在器件衬底加偏置电压也会改变MOS 器件的阈值电压，本文对此做了量化讨论；场注入剂量会影响LOCOS 的隔离特性，且剂量达到1013cm-2时，LOCOS的隔离效果最优，击穿电压为32.5 V。

在对铝-硅衬底接触特性的仿真中发现，当电压绝对值小于1 V 时，铝与P 型半导体的接触电阻过大。为改善铝的尖楔效应，铝与衬底间沉积一层钛可显著降低接触电阻，且接触电阻随着钛的厚度的增大而降低，在钛夹层厚度为120 nm 时降至13.66 Ω，总体达到预期效果。

本文所进行的仿真得出了量化的结果以及趋向性的结论，对科研平台中搭建标准微米级CMOS 工艺线起到了指导意义。后续对于亚微米级及深亚微米级的标准CMOS 工艺，其仿真需着重考虑短沟道效应以及轻掺杂漏结构的影响。