一种X 波段低相位噪声国产化频率源设计

王玲玲，蒋乐，方志明

（中国电子科技集团公司第五十八研究所，江苏 无锡 214035）

1 引言

频率源是现代电子通信和雷达系统的核心部件，关系到系统整体性能。低相位噪声、低杂散频率源可以提高雷达的分辨率，从而扩大可探测距离。相较于直接模拟式和直接数字合成式，锁相频率合成技术可稳定输出纯净度更高的频谱，且电路形式简单，有利于频率源模块化、集成化、小型化，因而得到广泛的应用。锁相频率合成技术的核心器件是鉴相器（PD）和压控振荡器（VCO）。随着集成电路的发展，国外PD 和VCO 的研制技术已成熟，基于硅锗的集成VCO 锁相环（PLL）半导体技术也日渐成熟。国外ADI、TI 等公司推出各种频率综合器芯片，性能指标亦越来越好，其中单PD 的有经典的HMC69x、HMC70x 系列，集成VCO 的有典型的HMC83x、LMX259x 以及LMX28xx系列。近年来，国内Ⅲ-Ⅴ族化合物半导体器件的发展日新月异，微波毫米波单片集成技术发展迅速，但基于硅基的频率器件如PLL 芯片、VCO 芯片等，能在性能上对标或者超过国外的比较少。本文基于某横向项目的100%国产化需求，提出了一种X 波段低相位噪声、全国产化频率源的电路设计方案，采用国产PLL比采用进口PLL 获得了略优的相位噪声。

2 频率源设计

本文提出的X 波段低相位噪声小型化频率源的电路原理如图1 所示。参考信号REF 经过PLL 倍频后产生8.8 GHz 的微波信号，再通过链路中的滤波器、数控衰减器、放大器，最终功分成2 路微波信号。

图1 X 波段低相位噪声国产化频率源电路原理

2.1 锁相源电路设计

2.1.1 PLL 原理

PLL 是一个闭环系统，最终会达到一种平衡，即输出相位和参考相位φ1(t)的差值保持恒定，且输出频率与参考输入频率保持相同。PLL 主要由PD、环路滤波器（LPF）以及VCO 组成，其原理如图2 所示。φ1(t)一般由高稳定的晶振提供。环路工作时，PD 将φ1(t)和VCO 的输出信号经过N 分频后的相位φ2(t) 进行比较，产生具有丰富高频分量的误差电压ud(t)。误差电压经过低通滤波器滤波后形成干净的直流电压uc（t），用来控制VCO 的输出频率和相位，使|φ1(t)－φ2(t)|逐渐减小，直到保持恒定，PD 输入信号与参考输入信号的频率相同时，PLL 进入锁定状态。

图2 PLL 原理

2.1.2 关键技术

本设计既要实现100%国产化，又要满足低相位噪声（＜－100 dBc/Hz@1 kHz，＜－110 dBc/Hz@100 kHz，＜－120 dBc/Hz@10 MHz）、低杂散（＞70 dBc）以及小型化需求，因此采用PLL 的经典电路架构，关键技术和难点在于PLL 芯片和VCO 芯片的选择以及LPF 的参数设置。

根据PLL 相位噪声贡献原理，归一化噪底优于－230 dBc/Hz 的PLL 芯片可以实现近端相位噪声优于－100 dBc/Hz@1 kHz。VCO 芯片的选择依据是相位噪声低、谐波抑制能力高以及调谐电压范围小，采用无源LPF 以尽可能地减少噪声来源。

2.1.3 关键器件

1）PD

本设计采用自主研发的电荷泵鉴频PD 芯片，其最高工作频率可达8 GHz，有整数分频和小数分频2种模式。图3 为PD 的功能框图，芯片基于SiGe BiCMOS 工艺，内部集成了数字PD、多量程精准控制电荷泵、参考R 分频器以及射频输出N 分频器。

图3 PD 的功能框图

2）VCO

采用国内某公司自主研发的VCO 芯片，其调谐电压为0～5 V，调谐灵敏度为250～800 MHz/V，相位噪声为－111 dBc/Hz@100 kHz，输出频率范围为8～10 GHz（四分频输出：2～2.5 GHz），输出功率为5～10 dBm（四分频输出：－3.5～1 dBm），1/2 次谐波抑制比为60 dBc，1/3 次谐波抑制比为60 dBc，供电电压为5 V。

3）线性稳压器

选用自主研发的一款低噪声、高电源纹波抑制比的低压差线性稳压器。

4）单片机(MCU)

选用本单位自主研发的MCU 芯片与PLL 进行串行外设接口（SPI）通信。

2.1.4 LPF

低通LPF 的设计是为了抑制误差电压中的高频分量，以便改善输出信号的频谱纯度和频率稳定度。LPF 可以通过无源的阻容感以及运算放大器来实现，根据VCO 的调谐特性选择用哪一种滤波器。本设计中选用的无源4 阶RC 低通滤波器结构能够达到良好的滤波效果。为了不影响PLL 环路的稳定性，LPF 的极点应远离PLL 带宽的位置。图4 为本设计的LPF 原理图。

图4 LPF 原理图

2.2 性能参数分析

2.2.1 输出频率

频率源产生的信号频率计算公式为

其中，fVCO为PLL 反馈回路的射频输入频率，fPFD为鉴相频率，Nint为整数分频系数，Nfrac为分数分频系数，R为参考分频系数，fxtal为参考信号输入频率，d 为内部二分频选择系数，fOUT为最终输出频率。当PD 的射频输入信号频率（通常为fOUT）小于等于4 GHz 时，d=0；反之，d=1。本设计中fPFD=fxtal=100 MHz，取d=0，R=1，Nint=22，Nfrac=0，得fVCO=2 200 MHz，fOUT=8 800 MHz。

2.2.2 相位噪声

PLL 的相位噪声主要来自参考输入信号、PD、LPF、VCO 以及N 分频器。各部分的噪声贡献可以运用线性系统模型来分析，将PLL 相位噪声模型等效为多个噪声源线性叠加，PLL 相位噪声等效模型如图5所示。θn,ref(s)为参考信号的相位噪声，θn,out(s)为PLL 输出的相位噪声，θn,div(s)为分频器的相位噪声，θn,vco(s)为VCO 的相位噪声，in,cp(s)为电荷泵的电流噪声，vn,lpf(s)为LPF 的电压噪声，Kd为鉴相器增益，Z(s)为环路滤波器的传递函数，Kv/s 为压控振荡器的传递函数。

图5 PLL 相位噪声等效模型

设PLL 的开环传递函数为Hop(s)，根据梅森定律[1]，参考信号相位噪声到输出相位噪声的传递函数为

电荷泵的相位噪声传递函数为

滤波器的相位噪声传递函数为

VCO 的相位噪声传递函数为

分频器的相位噪声传递函数为

由式（4）（8）可知，参考信号和分频器引入的相位噪声呈低通特性，所以在环路带宽内，参考信号和分频器的相位噪声为主要贡献。由式（5）可知，电荷泵的相位噪声呈带通特性，还与电荷泵的增益成反比例关系，因此可通过增加电荷泵增益来减小带内相位噪声。由式（7）可知，VCO 引入的相位噪声呈高通特性，因此环路带宽以外，VCO 的相位噪声为主要贡献。

常用的PLL 芯片相位噪声近似计算式为

其中，Nfloor为PLL 带内噪声，Nflicker为PD 闪烁噪声，Ffloor为PD 归一化噪底，Fflicker为PD 闪烁噪声基底，fm为频偏。Ffloor=－230dBc/Hz，Fflicker=－268dBc/Hz，fPFD=100MHz，则Nfloor=－124 dBc/Hz@2.2 GHz，Nflicker=－99.4 dBc/Hz@1kHz。因此8.8GHzPLL 的相位噪声约为－99dBc/Hz@1 kHz，－112 dBc/Hz@10 kHz，－110 dBc/Hz@100 kHz，－130 dBc/Hz@1 MHz。8.8 GHz PLL 的相位噪声仿真曲线如图6 所示。

图6 8.8 GHz PLL 的相位噪声仿真曲线

3 测试结果分析

保持方案和外围电路及其器件一致，核心器件分别选用国产PLL 和进口PLL，制作两种频率源实物并进行测试。

本设计采用厚度为0.8 mm 的多层混压板。腔体内部局部镀银，PCB 与腔体使用焊锡膏进行烧结以组装成小模块，尺寸为50 mm×40 mm×8 mm。频率源选用+6 V 直流电源，经过模块内部线性稳压器稳压后供给各有源器件。测试时，使用外部100 MHz 恒温晶振作为参考时钟，其相位噪声优于－155 dBc/Hz@1 kHz，功率约为+5 dBm，满足PLL 要求。频谱仪型号为N9030B，具备测试相位噪声的功能。

频率源测试框图及其测试环境如图7 所示，频谱和相位噪声的实测曲线如图8 所示。

图7 频率源测试框图及其测试环境

图8 8.8 GHz PLL 的频谱和相位噪声测试曲线

结果显示，采用国产PLL 芯片制作的频率源（统称“国产频率源”）相位噪声整体上略优于采用进口PLL 芯片制作的频率源（统称“进口频率源”）1～2 dB，且与仿真结果拟合度较好。国产频率源相位噪声实测结果约为－101 dBc/Hz@1 kHz、－110 dBc/Hz@10 kHz、－110 dBc/Hz@100 kHz、－126 dBc/Hz@1 MHz、－138 dBc/Hz@10 MHz。

国产频率源和进口频率源相位噪声对比如表1 所示。

表1 国产频率源与进口频率源相位噪声对比

4 结论

本文详细讨论了PLL 相位噪声的线性模型，从而提出实现全国产化X 波段低相位噪声低杂散频率源的工程设计方法，同时对国产PLL 芯片和进口PLL 芯片产生的X 波段频率源性能展开了详细的研究，结果显示，采用国产PLL 的频率源相位噪声与理论值高度一致，且略优于采用进口PLL 的频率源。使用国产PLL 芯片实现的低相位噪声X 波段频率源可以广泛应用于无线通信、电子对抗、雷达等领域。