基于Sigrity在SDIO板级信号完整性仿真分析与优化

王楚哲，苏成悦，李 增，陈洪极，吴艳杰，李红涛

(广东工业大学 物理与光电工程学院，广州 510006)

0 引言

随着高集成度集成电路与高速板级电路的发展，印刷电路板的设计沿着更高传输速率、更高集成度发展，不断提升电路端口间的传输速率与传输线走线密集程度是电路设计的趋势所向。目前基于DDR4、USB 3.0、HDMI、串行总线的信号完整性都有学者研究[1-4]，且有极高参考价值与产品研发参考价值，但对于高速SDIO总线(安全数字输入输出，Secure Digital Input and Output)的研究却缺少学者研究，只有刘继平等学者对SDIO总线有若干研究[5]，但没有基于板级信号完整性研究，不足以支撑起SDIO总线的信号完整性研究。

SDIO总线运用于较多通信接口中，例如市场常见的WIFI、蓝牙、GPS和802.11 b等，具有极高的使用价值。现如今SDIO的最高信息传输速率可达到200 Mbps[6]，随着更高速的板间传输频率与更高走线密度、层叠结构的电路板设计的需求，SDIO总线在全速通信速率下需要客服对抗噪声干扰、线间的通信串扰、信号的过冲与振荡等问题。

本文通过基于Cadence Sigrity仿真平台，提出了一种针对高速SDIO总线拓扑结构和高速信号传输接口的设计方法，基于海思Hi3516EV200嵌入式平台的设计、仿真与验证，提出一种针对SDIO总线的传输线设计方案指导意见，通过理论指导与仿真，较好的验证了本方案的可靠性，针对其他总线设计也具有一定的指导作用。

1 信号完整性理论分析

1.1 时域信号特征

时域信号是用数学手段表示信号量与时间之间的关系，以时间为横轴，纵轴表示信号量，可以从图中获取信号量、噪声、时序等数值与变化趋势[7]。实际电路板中的信号量并不像理想中的那样横平竖直，常常会伴随着过冲、下冲、振荡、时延等不利因素，在信号的识别中，当信号波形电压高于某特定值VIH，认为是逻辑低电平，反之当低于VIL时，认为是高电平。

1.2 常见的信号完整性问题与修正策略

信号完整性问题可以泛指信号网络中所有引起信号电压与电流不正常的的因素，例如噪声、干扰、串扰、阻抗突变等，这些因素可导致信号出现过冲、下冲、震荡、反射、信号衰减等问题[8]。随着信号传输频率的升高，信号完整性问题会越发明显，导体中存在较高的交变电流与交变电磁场，此时，导体内部的电流分部不均匀，大部分电流集中存在于导体的“表面部分”，呈现出一种“趋肤效应”，其果是导致导体呈现出的阻抗过大、功率升高的特征。

针对上述问题，已有较多学者做了研究，提出了很多宝贵的意见，有学者从线迹的长度、线迹阻抗、线迹间距以及数据速率的角度研究了PCB参数对USB 3.0信号完整性的影响[9]；有学者从层叠、蛇形布线、阻抗网络的角度研究了高频信号动态测试中的信号完整性分析[10]；有的学者通过分析过孔中心距、反焊盘直径及地过孔数量研究了高速PCB中差分过孔分析与优化[11]；还有的学者从层叠结构、优化匹配电阻、约束线间距及耦合长度的角度研究了基于Cadence的接收机信号完整性设计[12]，这些研究都给后来的研究者们提供了很好的研究参考。

1.3 PCB板级互连的链路分析

该问题可以修改结构为远端拓扑，即分支节点离芯片较远，离端接接口较近，并尽可能靠近两端口，可较好弱化影响。由于本实验的两端口为SDIO底座与接插件，并且本文主要研究SDIO信号完整性，故修改为点对点连接拓补结构。

1.4 传输线理论

传输线模型可以理解成为无数段分段模型组合而成，信号上升沿相当于逐步给各个寄生电容充电，传输线中的寄生电感会阻碍传输线电流的变化，影响下一个寄生电容的充电，进而影响信号在传输线上的传输，图1为传输线等效分段模型图。

图1 传输线等效分段模型

对传输线的分析可以通过引入特征阻抗的概念来分析信号传输，对上图传输线等效分段电路模型分析，由柯希荷夫电压定律可得：

v(z+△z,t)=0

(1)

由柯希荷夫电流定律可得：

i(z+△z,t) = 0

(2)

将式(1)与式(2)除以△z，并取△z->0的极限可得电报方程式，即时域的传输线方程式。

(3)

(4)

联立式(3)与式(4)可得传输线电压与电流之波动方程式：

d2V(z)/dz2=γ2V(z)=0

(5)

d2I(z)/dz2=γ2I(z)=0

(6)

其中：

(7)

其中:α可称为损耗常数；β可称为相位或速度常数，式(5)与式(6)的电压与电流解为：

V(z)=V0+e-γz+V0-eγz

(8)

I(z)=I0+e-γz+I0-eγz

(9)

其中将式(8)带入式(3)可得传输线的电流波：

(10)

比较式(10)与式(9)，可得传输线的特征阻抗：

(11)

用时域表示电压波的相位可得：

v(z,t) = |V0+|cos(wt-βz+φ+)e-αz+

|V0-|cos(wt+βz+φ-)eαz

(12)

其中:z是传输线的长度变量，t是时间变量，表示为在传输线z点处、t时间的电压。

1.5 信号板级互连中呈现的特征

信号的传输过程中存在不同的损耗，根据电磁场和微波理论，PCB传输损耗主要由介质损耗、导体损耗和辐射损耗三部分组成，这里主要研究介质损耗、导体损耗对信号完整性的影响[13]。如图2所示，传输线的损耗随着频率的升高，回波损耗上升，插入损耗减小，低频率下传输效率高，使信号呈现出一种“低通特性”。频率高于某一界限后，系统将不再满足要求，这些频率点所产生的回波损耗已超出了标准所规定的极限。

图2 传输线中的S参数

2 基于Hi3516EV200的SDIO信号链路

2.1 Hi3516EV200项目SDIO实例介绍

为解决SDIO接口传输系统设计出现的普遍性问题，本研究基于海思音视频处理芯片Hi3516EV200，研究SDIO总线板级传输线的信号完整性问题，通过Cadence Sigrity 的Power SI与Speed 2000工具分析在500 MHz频率内范围的S参数与时域波形图。

该系统通过SDIO接口将主控芯片连接至WiFi模组，在WiFi环境下将主控芯片处理后的视频文件传输至客户端，有较高的传输品质需求。

2.2 SDIO信号存在的问题

在该系统的信号传输线设计中我们发现以下问题，系统将采集的视频信号传输到客户端过程中，出现明显的卡顿、断流、画面模糊等情况。通过Linux系统内的网络性能测试工具iperf测试发现，不同的电路板设计有不同的带宽性能，不同的视频传输品质。

2.3 频域SDIO信号的S参数分析

S参数即散射参数，是建立在入射波与反射波之间的用于微波电路分析的网络参数，S参数较多的作为频域传输线模型来分析描述传输线的特性，用于描述和分析各端口之间的特性。

在S参数传输线模型分析中，最常用的是S11与S21，分别表示是回波损耗和插入损耗，Sij即从Port i端口测得的反射波与Port j端口的入射波对比值。从这里可以看到S11越小代表反射越小，S21越大相当于越小的传输损耗。S31与S41分别代表近端串扰与远端串扰，一般越小越好，串扰的比值一般小于40 dB，本研究中串扰符合要求，因此不着重研究串扰。

2.4 频域SDIO信号的优化办法

通过上述分析，本文将对印制电路板层叠结构、层叠顺序、传输线长度、转换层处地过孔、信号线过孔数量5个方面对SDIO的板级传输线信号完整性研究分析。

本文将通过定量分析法对SDIO传输线的信号完整性进行仿真分析，基于Cadence Sigrity的IBIS 4.1模型，以S参数分析与时域分析相结合，解决SDIO接口传输线的质量问题，并提出一种SDIO传输线的设计指导意见。

3 基于Hi3516EV200项目SDIO信号完整性分析

3.1 SDIO信号完整性链路模型搭建

系统以Hi3516EV200作为信号输出，SD Card底座作为接收端。首先通过Power SI提取模型，做S参数的分析。使能后设置电路板的层叠结构、电阻电容过孔的模型、模型的材料属性及其参数、传输线的阻抗，配置端口阻抗，在仿真频率下捕获S参数。其次通过使用Speed 2000进行快速时域分析，设置好印刷电路板信息之后，设置端口IBIS模型并配置参数。

3.2 IBIS 4.1信号特征分析

传统的Spice模型运算速度低，复杂度低，不能很好地反应模型的输入输出特性。本文采用的IBIS 4.1模型不仅仅速度有明显提升，并增加了已有技术的复杂性，可较好的作为仿真模型[14-15]。IBIS模型(输入输出缓冲接口特性，Input/output Buffer Interface Specification)的可靠性是进行信号完整性分析的前提，用Model Integrity分析Hi3516EV200的IBIS 4.1模型，在IBIS规范中，对pullup来说，pullup指负责上拉的NMOS，V=VCC-VOUT，对pulldown来说，pulldown指负责下拉的PMOS，V=VOUT。对IBIS io16_dgf_3V3_3ma文本进行解析，图3为在电流值在典型值(Typ)、最小值(Min)、最大值(Max)情况下pullup、pulldown、I- V的SDIO接口GPIO的电压和电流关系曲线。

图3 IBIS模型的pullup、pulldown、I- V测试图

3.3 SDIO信号完整性链路分析的关键设计

板级信号完整性需考虑电路中电压与电流的瞬时关系，即特征阻抗，对于单端阻抗，若传输线阻抗不连续，会产生信号反射，传输线间的耦合也会影响特征阻抗，进而产生串扰[16-18]。板级传输线可大致分为微带线(stripline)与带状线(microstrip)，微带线是走在表面层的信号线，带状线是埋在PCB内部的走线，阻抗计算公式如式(2)和式(3)所示，表中εr为FR4介质的介电常数，w为走线宽度，t为走线厚度，h为走线与平面层间距。

(13)

(14)

在印制电路板中，走线与平面层之间填充绝缘介质，常用环氧树脂玻璃纤维材料(FR4)，层叠结构的几何尺寸影响板级传输线的阻抗，如图4所示为四层板的层叠结构，包含铜箔、半固化片和芯板，后两者用FR4填充。由上公式可得，层叠结构中，每一层结构的厚度以及材质介电常数都会影响特征阻抗。

图4 印制电路板的层叠结构

3.4 SDIO信号仿真结果及眼图分析

仿真结果如图5所示，由图5(a)传输线的S11参数所示，随着电路板频率升高，S11反射系数过高，在340 MHz频率附近，信号有明显谐波，谐波约在-1.5 dB，造成该频段处信号反射功率增大。如图5(b)时域信号图所示，信号有明显过冲与下冲，容性负载过高，低电平维持时间过短，高电平最高到4 V，低电平最低为-0.9 V，并且六路信号波形重合度太低，时延严重。如图5(c)信号眼图所示，眼图中信号交叉点过高，远大于最优解的1/2电平，即1.65 V，高电平持续时间比例长，眼图的“眼睛”张开幅度过小，信号有明显的振荡、过冲、下冲与反射现象。

图5 优化前仿真结果

在信号的识别中，当信号电压波形高于某特定值VIH，认为是逻辑高电平，反之当低于VIL时，认为是逻辑低电平，SDIO信号的VIH为2.0 V，VIL为0.8 V，后文的时域波形信号分析中将对此作为重要判定依据。如图5所示为优化前的仿真图，从时域信号图与眼图可发现，高低电平维持时间不一致，高电平维持时间约为2.231 ns，低电平维持时间约为1.219 ns，误差率较高，不利于信号采样，低电平处有明显抖动，且极接近VIL，对信号的识别与采样造成影响。

4 基于Hi3516EV200项目SDIO信号问题的解决办法

4.1 层叠结构对SDIO信号的影响

通过比对国内厂商常用的层叠结构：层叠1、层叠2、层叠3，利用Cadence Sigrity软件分析层叠结构对板级传输线阻抗的影响。3种层叠结构传输线阻抗测试结果如表1所示，在相同电路传输线设计情况下层叠2结构走线阻抗为48.95 Ohm，误差为1.05 Ohm，其他两项层叠结构误差约为20 Ohm，误差较高。层叠结构对传输线阻抗影响较大，后面电路板设计中采用层叠2结构。

表1 3种层叠结构的阻抗

通过Power SI对3种层叠结构做S参数仿真分析，结果如图6所示，包含3种层叠结构六根传输线的回波损耗，从低频到高频，层叠2相比其他层叠的S11的值低0.4 dB至0.8 dB，有更好的回波损耗效应，由此可见，层叠结构对S11影响较大，层叠2相对较好。

图6 3种层叠结构的S11

由图7分析可得，层叠2的时域电平信号过冲最高值低于层叠1与层叠3，低大约0.35 V，约占3.3 V电平信号的10%，下冲大约低0.5 V，约占3.3 V电平信号的15%，层叠2的抖动幅度也明显低于其他两组，因此，层叠2的信号完整性明显更优。

图7 3种层叠结构的时域图

4.2 层叠顺序对SDIO信号的影响

本实验采用的四层印制电路板中，元器件放置在TOP层，常规层叠顺序有两种：层叠一：S1-G-P-S2与层叠二：S1-P-G-S2。对两种层叠顺序做S11参数分析。

结果对比发现，层叠一相比于层叠二S11参数较大，波形抖动较严重，传输线有较为严重的信号谐振，六根线传输线之间回波损耗有不小误差，因此，可以论证层叠顺序对信号完整性影响较大，也可较好的修正谐振，本研究后续采用层叠二。

4.3 信号线长度对SDIO的影响

研究走线长度对传输线信号完整性的影响有重要意义，也是较多学者研究的对象。本实验采用短、中、长3种信号线走线长度做实验对象，六根传输线平均长度为757 mil、1 137 mil、2 137 mil，提取S11参数分析。

图8 两种层叠结构传输线的S11参数

由图9分析可得，信号线长度对S参数影响较大，S11参数与传输线长度成正比如图9(e)所示同根走线影响较大处有8.341 2 dB，分析可得走线越短，信号回波反射越小，传输效率越高，且传输线长度对S11影响较大。

图9 3种走线长度传输线的S11参数

由图10可得，信号线长度对时域波形影响较大，长度最短波形过冲与振荡明显优于其他两组，波形抖动明显。综上所述，信号线长度对信号完整性影响较大，信号线的长度应尽可能的短，做好对信号传输线转角处的处理，减小板间其他干扰源对信号传输线的影响，并做好阻抗匹配。

图10 3种走线长度传输线的时域图

4.4 地过孔对SDIO信号的影响

研究信号换层处加地过孔，增大回流对信号完整性的影响也是较多学者研究的重点对象，本实验对地过孔设计无、少、多，三组实验对象，分别为0个、10个、30个，研究信号完整性。

由图11可见，在信号换层附近，打上地过孔，增加信号回流，图12(d)可得，可微小的改善SDIO设计信号完整性，改善幅度一般，但对信号回流有积极的影响，可作为一种优化方案。

图11 3种地过孔数量传输线的回波损耗

图12 3种地过孔数量传输线的时域图

4.5 过孔数量对SDIO信号的影响

研究信号线中过孔数量对信号完整性的影响有重要意义，本实验研究信号线在没有打过孔，经过一对过孔，经过两对过孔，经过三对过孔，4种情况下S参数的提取、与时域图进行研究分析。

如图13所示，在S11参数中，四组对象最大相差在2.2 dB，且无过孔情况，信号反射最小，信号传输效率最高，随着过孔数量的上升，信号回波损耗明显增大。

图13 四组信号线过孔数量传输线的回波损耗

由图14可得，4种对象之间有不小的影响，特别是在过冲，下冲，振荡部分，其中无过孔的情况，在过冲，下冲，振荡部分有明显优化，波形较为平缓。

图14 四组信号线过孔数量传输线的时域图

4.6 SDIO信号优化前后的对比

通过不断的优化层叠结构、层叠顺序、传输线长度、地过孔、过孔数目，实验结果如图15所示，对S11参数，时域信号图，眼图3个方面分析。

图15 信号优化前后对比

将优化前后的S11参数，时域波形图，眼图对比，得到结论，将优化后的S参数进行对比，如图15(a),(b)所示，优化后500 MHz频点下S11峰值功率下降了6 B，回波反射从0 Hz到500 MHz反射系数明显下降，反射功率得到了有效的减小，信号的损耗也得到了有效的控制。

时域波形优化效果较为明显，如图15(c),(d)所示，优化前信号过冲较大，最高过冲幅度达4 V，优化之后过冲减小为3.5 V，且信号的保持时间明显加长，更利于信号被锁存和采样，优化前信号在低电平处有明显的单调性失真，该失真会造成信号建立时间加长，经过优化后，解决了单调性失真的问题，低电平保持脉宽变宽，更利于信号锁存与采样，信号的稳定性进一步增强。

如图15(e),(f)所示，优化前眼图交叉点过高，远大于最优的1/2电平，“眼睛”张开幅度过小，优化后交叉点接近1/2处，“眼睛”张开幅度扩大明显，优化后眼图VIH高电平、VIL低电平较之前有明显提升，信号完整性增强，信号误码率减小。

5 结束语

本文研究了SDIO总线在板级的信号完整性分析，通过提取传输线的S参数，分析S11参数曲线、时域信号图和眼图，在层叠结构、层叠顺序、走线长度、地过孔、过孔数目中提出优化方案以及得到优化结果，对SDIO信号的设计有较好的提升，并提出SDIO信号的设计规范：1)层叠结构对传输线阻抗影响较大，是设计走线的先决要输；2)走线长度应尽可能的短，且平滑，尽可能少打过孔，对信号完整性有较大影响；3)信号线转换层处应尽可能多放置过孔，可增加信号回流；4)一对一的拓扑结构对信号完整性的提升有明显作用。本文提出的仿真分析方案不仅仅适用于SDIO信号，也适用于其他种类的高速信号，对解决PCB设计过程中的信号完整性问题有的指导作用。