一种延时自校准数字时间转换器电路设计

施 娟， 曾祺琳， 熊晓惠， 尹仁川， 韦雪明

(桂林电子科技大学 广西无线宽带通信与信号处理重点实验室，广西 桂林 541004)

近年来，数字时间转换器(DTC)作为一种将数字信号转变成时间的转换器，因其在面积、功耗、精度、分辨率方面的优势被广泛应用于各种领域，如(亚)采样示波器、自动测试设备、直接数字周期合成、模拟锁相环、全数字锁相环、发射机、雷达和相位控制阵列系统[1-9]。在模拟小数N锁相环中，采用DTC能够消除由于分数N合成Sigma-Delta调制器而导致的量化误差，从而在相位检测器处呈现接近零的相位误差；在全数字锁相环中，利用DTC能够极大提高时间数字转换器(TDC)的分辨率及扩大动态范围，进而降低带内全数字锁相环的相位噪声和功耗。在时钟与数据恢复电路中，在源同步系统的RX侧，每个信道使用一个DTC来移动参考时钟。通过使用DTC引入相位偏移，可减少接收时钟和数据之间的时滞，提高时序裕量。在这些应用中，为了满足系统高精度、宽带宽、大动态范围的要求，系统对DTC的设计提出了更高要求。DTC根据设计方法的不同，可以划分为模拟设计方法和数字设计方法。模拟设计方法一般是通过电容充放电或DAC电路转换[10-13]等模拟电路设计而成；数字设计方法一般采用反相器或缓冲器(buffer)级联[14-16]。而采用数字电路实现的DTC可全部集成于单个数字芯片中，在采用不同的CMOS工艺下，也能实现其功能，方便大规模集成。由于工艺波动，不可避免导致实际延时与预期设计延时有较大的差异，所以DTC延时精度控制一直是业内研究的热点。文献[17]中反相器采用了不同的开关结构，无法确保DTC开关延时一致。而在文献[18]中，输入时钟信号和输出时钟信号反向。本设计的DTC电路开关统一，且输入信号与输出信号同向，满足设计要求。为了能进一步提高DTC的精度，减小误差的影响，通常对DTC进行校准。目前，已研究出各种DTC校准电路，如文献[19]采用了一种基于标尺数字时间转换器(RDTC)的校准方案，但是其校准精确度取决于RDTC的精度。在文献[20]中，DTC校准采用预失真技术，但是其结构复杂。基于此，提出了一种新型的自适应校准的DTC电路，通过在延时链DTC中的每级延时单元接入电容阵列，利用控制电路，自适应地改变DTC的最大延时，以较低的功耗实现DTC校准，且结构简单，精度较高。

1 校准数字时间转换器电路设计

DTC电路利用数字控制信号控制输出延时，从而得到不同延时的输出信号，当工艺波动或环境温度变化时，DTC的延时会产生相应的变化。因此，提出了一种自适应校准的DTC电路。DTC校准电路结构如图1所示，该电路由DTC、时间电压转换电路、放大器、钟控比较器和控制逻辑组成。首先，数字时间转换器的输出延时通过时间电压转换电路转换成电压，再由图1所示的放大器将转换电压Vin和校准电压Voff的差值ΔV放大为ΔVop。为了能精确地比较电压差值，采用了阈值较小的钟控比较器[21]，比较器的输出为CTRL信号。当信号CTRL为高电平，DTC的转换电压Vin大于校准电压Voff时，通过控制电路减少经过电容的个数，DTC的输出延时减小，Vin降低；当比较器输出信号CTRL为低电平，转换电压Vin小于校准电压Voff时，通过控制电路增加经过电容的个数，DTC的输出延时增大，Vin增大；当Vin与Voff相等时，表明DTC延时已经校准，误差较小，从而锁定延时阵列，实现预期延时控制。

图1 DTC校准电路

1.1 DTC电路设计

DTC的工作原理及其实现电路如图2所示，DTC采用2级反相器串联的形式即缓冲器作为延时单元。若DTC的控制S[i]为n，则DTC的有效输入将设置为输出之前的n个元素，以实现n个缓冲器延迟，若每级缓冲器的延时为Td，则理想情况下DTC输出延时T=n×Td。DTC具体电路结构为将使用一系列开关控制的缓冲器级联，且缓冲器内部也输入节点电压，通过置位复位开关将其强制为逻辑低电平或逻辑高电平来进行设置。信号S[i]以温度计码的方式控制DTC开关，EN[i]为延迟单元使能信号，决定输入信号是否需要经过此延时单元产生延时。此外，因为延时链的输出为参考时钟延时，每级的输入信号都为参考时钟信号FREF，如图2所示，在每个延时单元内，2个开关(同时由S[i]和EN[i]控制)决定该级时钟FREF是馈入还是将其连接到前一级。例如，当选择第i级作为馈入点时，后续级的开关都处于悬空状态，DTC电路始终经过一级开关，可得DTC的延时为

T0=t0+(m-i)×Td。

(1)

其中：t0为开关延时；m为DTC的延时单元数量。以m=4为例，缓冲器控制码与DTC输出延时关系如图3所示，其具有较好的线性特性，其延时电路时序瞬态仿真结果如图4所示，依次为固定开关经过一级、两级、三级和四级缓冲器的延时，可以看出固定开关延时为29 ps，单个延迟单元等效延时为51 ps。

图2 DTC结构

图3 缓冲器控制码与DTC输出延时关系

图4 DTC仿真结果

1.2 时间电压转换电路设计

时间间隔信息可以通过时间电压转换电路以电压信号的形式存储在采样电容[22]，时间电压转换电路的具体结构如图5所示，其包括电荷泵(CP)[23-24]和鉴频鉴相器(PFD)[25]2个模块，通过PFD对时间间隔信号进行提取，并作为CP的开关信号。

图5 时间电压转换电路

利用时间电压转换电路将DTC的输入输出信号的延时差转换为电压，其中FPD的工作原理如下：当使能信号dis为高电平时，节点A和B为低电平，输出信号Qa和Qb强制为低电平；当dis为低电平时，PFD开始工作。当DTC的输入信号FREF和输出信号FREFout都为低电平时，A和B都由低电平转变为高电平，但与时钟信号相连N管的输入为低电平，无信号通过，输出Qa和Qb的电平与之前一致。当FREF信号的上升沿先于FREFout到达，与ref相连N管的输入先转变为高电平，已知A为高电平，则经过反相器的输出Ka为低电平，再经过一级反相器的输出Qa为高电平，当Ka为低电平时，通过与非门的输出为高电平，与之相连的P管不导通，则A节点不再进行充电，Qa一直保持高电平输出；当FREFout的上升沿到来，Qb也由低电平转变为高电平，此时Qa和Qb都为高电平，A点的电平转变为低电平，Ka的输出转变为高电平，Qa的输出为低电平，则与Qa相连的N管关断，A点不再进行放电；当ref转变为下降沿时，A点重新开始充电，又开始对FREF和FREFout信号的相位进行比较，当Qb为高电平时，B点为低电平，则Qa和Qb输出都为低电平，实现了PFD的复位功能；当PFD的输入信号FREFout的上升沿快于输入信号FREF时，Qb会先转变为高电平，并在输入信号FREF的上升沿到来之后，Qb和Qa一起完成FPD复位功能。

以Qa经过一级缓冲器和反相器，Qb经过一级缓冲器的结果作为开关信号对电荷泵进行充放电，电荷泵的输出电压即为DTC的延时转换电压。由于P管在低电平时导通，N管在高电平时导通，因此输出信号Qa需要先经过一个反相器再作为电荷泵的开关信号。当P管前加入一个反相器时，为了确保电荷泵开关延时一致，采用在N管前接入一个传输门，或者合理设置Qa后接的缓冲器与Qb后接的缓冲器的宽长比，确保2路信号到达电荷泵的延时一致。当Qa为高电平，Qb为低电平时，电荷泵通过电容C充电；当Qb为高电平，Qa为低电平，电荷泵通过电容C放电。电容阵列延时与输出电压的关系如图6所示。

图6 延时与输出电压仿真

1.3 控制逻辑

当DTC的输出延时取最大值时，PVT变化会导致DTC的输出延时变化，采用在DTC每级延时单元增加电容阵列的形式对DTC电路进行校准。当经过每级延时单元的电容个数不同时，输出转换电压Vin也不同。采用比较器对转换电压Vin与校准电压Voff进行比较，比较器的输出值CTRL控制开关信号，进而控制经过负载电容的个数。当比较器的输出信号CTRL电平不停跳变时，表明转换电压Vin与校准电压Voff逼近，在电压不断逼近的过程中利用控制逻辑对Vin锁定。控制逻辑包括加法计数器、锁存器，其中加法计数器为边沿触发。将比较器的输出CTRL作为控制逻辑中加法计数器的触发信号，当CTRL由低电平转为高电平时，计数器开始计数，当计数器达到一定值时，在下一个边沿触发信号来临的瞬间用锁存器将Vin锁存。具体流程如图7所示。以Voff取值720 mV为例，仿真结果如图8所示。从图8可看出，所设计电路的延迟电压与校准电压能够逐渐逼近收敛。校准后DTC的输出时间为

T=Kt+T0，

(2)

其中：K为电容的个数；t为经过电容的延时；T0为DTC的最大延时。仿真结果如图9所示，依次为不经过校准电路，每级缓冲器经过一级电容器、两级电容器、三级电容器和四级电容器的DTC输出延时。可以得出每增加一级电容，DTC的输出延时约增加296 ps，则每级缓冲器的延时增加74 ps，即每级缓冲器由原来的51 ps依次增加为125、199、273和347 ps。总的DTC输出时间分别为578 ps、871 ps、1.173 ns和1.466 ns。

图7 DTC校准工作状态

图8 Voff与Vin仿真结果

图9 校准后DTC输出时间

2 整体电路仿真与版图设计

基于40 nm CMOS工艺设计了一种校准时间数字转换器电路，图10为校准电压为650～860 mV范围时的校准误差分析，其中校准误差不超过1.25%。图11为校准DTC电路的整体版图，面积为82 μm×54 μm。

图10 校准误差分析图

图11 整体电路版图

3 结束语

提出了一种自校准数字时间转换电路，通过比较延迟等效电压与校准电压差值的变化来控制DTC的输出延时。本方案能够有效校准DTC的输出延时，克服工艺等因素对延迟的影响，提高了数字时间转换器的性能。在40 nm CMOS工艺下，校准电压为650～860 mV时，数字时间转换器电路的校准误差不超过1.25%，表明设计的数字时间转换器能更好地应用于自动测试设备、直接数字周期合成、锁相环和发射机等领域。