SiP电路的测试系统设计

杭万里 卜凡

1.中科芯集成电路有限公司;2.南京晨光集团有限责任公司

公司设计了一款SiP（ System In Package）电路。该电路包含DSP裸芯、FPGA裸芯、FPGA配置裸芯、SPI FLASH存储裸芯和一些滤波电容。为配合电路后续生产测试，需要设计出一整套的测试系统。测试主要包含接性测试、ATE（Automatic Test Equipment）测试、老化测试。一旦电路通过以上测试，即认为SiP电路的基本功能和性能是良好的。

0 引言

设计一款电路及其生产测试，需要投入大量的金钱和时间。随着制造工艺不断地提升，半导体产业的发展对照摩尔定律越来越难实现。如何快速低成本实现一款新的满足要求的电路，成为一个迫在眉睫的问题。系统级封装（System In Package，SiP），是将多个裸芯封装在壳体里的方式[1]。多个裸芯之间通过线键合（Wire Bonding）、覆晶接合（Flip Chip）进行连接。该方式无需开发设计新的裸芯，只需利用成熟的裸芯。因此方式能够有效降低设计风险，缩短开发周期，降低开发成本[2]。但由于裸芯之间的互联关系，就会存在相互影响，使得测试变得复杂不可控，本文针对公司的一款开发设计了一整套的测试方案，对其进行测试。如果SiP电路能够顺利通过测试，即认为该SiP电路是良品。

1 SiP电路简介

该款SiP电路为一款内置DSP裸芯、FPGA裸芯、FPGA配置裸芯、SPI FLASH存储电裸芯和一些滤波电容。该SiP电路的整体框如图1所示。

图1 SiP电路框图Fig.1 SiP circuit block diagram

SiP的内部详细连接如图2所示，其中最为主要的是DSP裸芯和FPGA裸芯之间的连接关系，采用了用XINTF总线连接方式。

图2 内部详细互连示意图Fig.2 Internal detailed interconnection diagram

该款SiP电路封装为为陶瓷柱栅阵列CCGA（ceramic column gridarray）陶瓷封装，管脚数为836。电路的管壳正反实物照片如图3所示，该图背面为未植柱图。最终成品如图4所示。

图3 壳体实物正反图Fig.3 Front and back view of the shell

图4 成品示意图Fig.4 Finished picture

2 SiP电路测试

SiP测试主要分为连接性测试、Automatic Test Equipment（ATE）测试和老化测试。

2.1 连接性测试

为了确保电路的所有管脚连接性，设计一块测试板对其连通性进行测试。设计的思路是将所有的IO口进行相互连接。编写程序设置一个为输出，一个为输入，进行测试。通过延迟后，将输入输出互换，再次测试。电路内部含有DSP和FPGA。为了测试简便，都是DSP内部互连，FPGA内部互连。所有分别编写测试代码进行测试。二者之间采用XINTF总线进行连接，在FPGA中例化出来一个SRAM，DSP对其进行读写，来测试二者之间的互联性。通过FPGA的烧写代码，为了确保电路的所有管脚连接性。分别编写DSP和FPGA代码对内部SPI FLASH进行遍历读写。从而保证连接性[3-4]。设计的硬件测试插座板如图5所示。

2.2 ATE测试

电路的电气性能测试必须使用集成电路测试机即Automatic Test Equipment（ATE）。该款电路使用两种测试机，一种是安捷伦的Verigy93000进行DSP的性能测试，另外一种是泰瑞达的Integra J750对FPGA进行测试[5-6]。其Device Under Test Board（DUT测试板）如图6所示。

由于SiP裸芯已经通过中测，所以SiP电路内部裸芯性能都能达标。部分测试数据如表1[7]。限于篇幅，不展示全部测试数据。

表1 部分测试数据Tab.1 Partial test data

2.3 老化测试

按照GJB 2438B-2017中的H级设计要求，需要进行125℃条件下进行160小时的老练实验。老练板的原理图一般采用管脚标号示意的方式进行标识。老练原理如图7。经过老练后，SiP电路再进行一次连通性、性能测试，确保性能没有问题。

图7 老练原理示意图Fig.7 Sophisticated schematic

3 结语

本文简述了一款SiP电路的测试的设计方法。主要包括了连通性测试、ATE测试、老化测试。每一项测试都包含了硬件、软件和所使用的测试设备。通过构建这一测试方法，已顺利应用到该款SiP电路的测试验证上，对该电路的生产、测试起到了决定性作用。目前已顺利应用到该款电路的小批量试生产中。小批量试产，也证明了该测试方法设计的正确性和有效性。