一种速度可扩展的时间交织复位运放流水线ADC的设计∗

乐丽琴，贺素霞，周湘贞

(1.黄河科技学院工学部，河南 郑州 450063；2.北京航空航天大学计算机学院，北京 100191；3.郑州升达经贸管理学院信息工程系，河南 郑州 451191)

一方面，深亚微米CMOS 工艺的不断小型化和低功率电池工作器件的要求，使得低电压模拟电路的设计面临更大的挑战；另一方面，由于高速开关电容(Switched-Capacitor，SC)模数变换器(Analog-to-Digital Converter，ADC)的实现需要浮动开关而变得愈加困难；为了避免采用片上高电压以及专门的低门限电压VT选择，可以在低电压环境下使用复位运放技术[1－2]来获得SC 电路的基本功能。但低电压复位运放的设计仍具有挑战性，特别是当所需电源电压低于由低功率电池工作器件所施加的特定工艺节点的标称电压[3]时；此外，许多专用电路技术如双采样[4]、运放共享[5]和相关双采样(Correlated-Double Sampling，CDS)[6]，由于低电压浮动开关[7]而不能采用。

在单一ADC 设计中，采用可切换速度/功率选择对于需要不同速度的各种应用来说也很重要。文献[8]提出了一种采用0.18 μm CMOS 工艺的12 位125 Msample/s 流水线ADC，尽管在全采样速率和10.5 MHz 的输入频率下，ADC 的有效位数(Effective Number Of Bits，ENOB)超过11.05 位，但其整体功耗较大；文献[9]设计并实现了一种1.2V 7 位125 Msample/s 双采样流水线ADC。但其最大信噪失真比(Signal-to-Noise Distortion Ratio，SNDR) 仅 为43.38 dB，而且有效位数较少仅为6.8 位；文献[10]提出了一种双通道可重构14 位125 Msample/s 流水线ADC，但芯片总功耗高达461 mW，单通道ADC内核功耗高达210 mW；文献[11]提出了一种用于CZT 成像系统的10 位1 Msample/s 流水线SAR ADC。该ADC 由3 个流水线级构成，即2 个基于4位SAR 的乘法数模变转器(Multiplying Digital-to-Analog Converter，MDAC)和1 个4 位SAR ADC。同时提出了几种技术来提高ADC 的性能。但原型芯片采用0.35 μm CMOS 工艺制作，使得芯片面积和动态功耗变大。

针对现有设计存在的不足，本文采用6 个方面的新技术，实现了一种采用0.18 μm CMOS 工艺和金属－绝缘体－金属(Metal-insulator-Metal，MiM)电容器选择实现1.2 V、10 位、60 Msample/s～ 360 Msample/s 六通道的时间交织复位运放流水线ADC的设计。

1 提出ADC 的总体架构

图1 所示为本文提出的由6 个时间交织通道构成的ADC 的功能框图。如图2 所示，每个通道包括1 个60 Msample/s 流水线ADC，1 个前端采样保持(Sample-and-Hold，S/H)和8 个1.5 位乘法数模变换器(Multiplying Digital-to-Analog Converter，MDAC)级，以及最后的1 个2 位闪存ADC。该结构包括每个通道中的内置数字纠错逻辑[12]，可产生一个最终可与输出数字多路复用器(Mux)组合的10 位数字码。为了在低电压环境中实现输入解复用，用一个电阻R(在每个通道前)作为输入信号的接口。

图1 本文提出的具有速度可扩展选择的6 通道时间交织ADC

图2 单个通道的流水线ADC 结构

功率/速度可扩展选择是通过选择性降低未使用通道的功耗来实现的。通道控制器用于激活/切断各通道中运放的偏置电流，并在时间交织时钟到达每个通道中的模拟开关门之前，还使用了NAND门，以避免断电期间的切换操作；可编程时钟发生器自动为不同速度选择提供相应的时钟相位，来自不同通道的10 位码字被合并在最后的Mux 中，以形成一组10 位的输出码字。

2 具体电路技术实现

2.1 具有偏移补偿的低压电阻解复用S/H

由于浮动开关存在的固有问题，本文提出一种电阻解复用技术与一个交叉耦合复位运放S/H[13]相结合来提供输入解复用，如图3 中所示。Vcm＝0.9 V 是用于电平移位的直流共模电压。在第2 阶段，开关S1与电阻R形成分压器，以衰减节点Vx＋和Vx－处的输入信号，从而允许电容器C1放电，产生的信号馈通可以被交叉连接的电容器C2抵消。这样，输入信号就在不同通道之间被解耦，从而实现解复用操作；此外，采用低电压虚拟地开关电容共模反馈(Switched Capacitor Common-Mode FeedBack，SCCMFB)技术来缓解低电压CMFB 问题，而不采用浮动开关[7]。

图3 具有电阻前端解复用的偏移补偿交叉耦合S/H

在时间交织ADC 中，不同通道间的偏移失配在fs/M的倍数上产生固定的偏移量，其中fs为总的采样率，M为通道数。在S/H 中提出的低电压偏移补偿技术也嵌入在图3 的电路中。要获得1 的S/H增益，必须取C1＝C2＝C3＝C。在第1 阶段，C2以复位模式连接在虚拟地之间(图3 中的Vg＋和Vg－)，从而等效地将2VOS采样到C2，其中VOS为运放偏移电压。第2 阶段中的电荷守恒方程为:

从而得到:

然而，根据复位运放电路的工作，S/H 将在第1阶段被复位(至VOS)，这意味着放电到下一级虚拟地的电荷包可以表示为:

式(3)表明，在不使用任何浮动开关的情况下，对运放偏移电压进行了补偿。

图4 所示为采用了偏移补偿技术和未采用偏移补偿技术的低压电阻解复用S/H 测得的无杂散动态范围(Spurious-Free Dynamic Range，SFDR)。可见，在采用了本文的偏移补偿技术后，获得的SFDR比未采用偏移补偿技术平均提高了约5 dB，能更好地检测到最小信号，这在转换器过采样率很高的情况下，能使得复位运放获得更好的性能增益。

图4 采用偏移补偿技术和未采用偏移补偿技术的SFDR 比较

2.2 低电压增益和偏移补偿的MDAC

由于在整个流水线ADC 中，采用低增益的单级运放会引起非线性，因此本设计采用低电压有限增益补偿[14]，如图5 所示。它采用一个辅助放大器来检测虚拟地增益－误差电压，然后将其馈送到输出端以修正增益误差。补偿方案将有效增益从A1提高到βA1A2，其中β是反馈因子(在本设计中β＝0.2，且在两个放大器中均相等)。

图5 低电压增益和偏移补偿的MDAC

除了增益补偿外，还在MDAC 中设计了一种偏移补偿方案来抑制主放大器和辅助放大器同时产生的偏移误差。如果VOS1和VOS2分别为主放大器和辅助放大器的偏移量，则对主放大器有:

从而得到:

式中:m＝－1，0，1 依赖于子ADC 的判决。此外，辅助放大器处理来自主放大器和辅助放大器的两个偏移量(在A2的负端子处的电压为VOS1＋VOS2)如下:

从而可得:

对于增益补偿，在两个放大器中采用相同的反馈因子，则下式成立:

最后，通过式(5)～式(8)，在第2 阶段中存储在电容器CL中的电压为:

在第1 阶段中，主MDAC 再一次将重置为VOS1以使CL放电，从而得到得到一个转移到下一级的无偏移电荷。

图6 为测得的MDAC 的归一化增益在测试频率带宽范围内与作为参数的流水线级数k的曲线。

图6 MDAC 的多级归一化增益曲线

可以看到，在测试带宽频率范围内，即使流水线级数k增加，MDAC 获得的增益也基本是稳定的，这种结构使得MDAC 的中的电容Cf1在不同的采样时钟被分别作为采样电容和反馈电容，目的是为了提高反馈系数，因此保证了增益不受损失。

2.3 反馈电流偏置

图7 所示为主运放电路图，电路采用高速单级电流镜像拓扑实现。在全差分结构中采用四端子差动－差分运算放大器。图中还给出了所设计的反馈电流偏置，也可应用于辅助差动－差分放大器。为了正确工作，M3A的偏置电流是由M2A和M1A之间的电流相减而得到。M1A的偏置电流由尾电流源M0提供，它可以有较大的沟道长度，以实现对工艺变化的精确电流匹配。M2A的沟道长度不能太大，因为M2A的漏极结电容位于主信号通路，且这种寄生电容会降低相位裕量。由于M2A是一种具有大电流处理能力的PMOS 晶体管，所以这个电容可以与M3A的栅电容相比拟；另一方面，M2A中采用较小的沟道长度将使得由于M3A中栅源电压VGS的变化而产生的沟道长度调制效应而导致工艺角的大电流扩散，这样，将在M3A和输出级晶体管M3B产生很大的电流变化，从而影响运放的转换速率。

图7 带有反馈电流偏置的电流镜像运算放大器

为了解决这个问题，可以通过图7 中设计的偏置电路来克服。偏置电路模拟主运放的工作点，即MxZ、MxY是主运放中Mx、MxA－MxD的相应比例减小(例如M3Z是M3A到M3D的比例减小)。图7 还表明了电流关系，使得能够更好地理解如何在不同的支路中设置电流，以及各个晶体管的宽长比W/L；由M3Z、M6Y、M6Z、M2Y和M2Z构成的反馈回路保证M2Z和M2A中相同的漏极电压。由于它们的漏极电压相同，所以即使采用小的晶体管长度，它们之间的电流匹配对于工艺变化也是精确的；另一方面，对M0Z和M0选择较大的沟道长度也可在它们之间得到精确的匹配。由于通过M2Z和M0Z的电流是相同的，因此该设计保证了M2A和M1A之间紧密地跟踪电流，从而可在小沟道长度下使得M3A的电流变化最小化。

为确保反馈回路为负，加入了一个额外的电流镜像对M6Y和M6Z。该反馈回路为单位增益反馈，且回路增益的增益带宽积为:

考虑漏极寄生效应在偏置电路中不是主要的，此外，还有以下两个非主要极点:

由于主运放中的M2A和M2B晶体管的栅电容较大，故p1≪p2且p1严重降低了回路的相位裕量。因此，在M3Z的栅极处加入一个大的NMOS 电容MC1以稳定反馈回路。

2.4 低电压电流模式子ADC

设计的1.5 位子ADC 包含2 个比较器，最后的2 位子ADC 包含3 个比较器。由于在电流模式下工作，故比较器在电流镜像中消耗静态功率。为了降低静态功率，本文提出一种低电压电流模式的子ADC 结构，如图8 所示。

图8 低电压电流模式2 位子ADC 结构

在其2 位结构中，共享子ADC 中的静态电流镜像。电流镜像电压Vbinp和Vbinn是从输入信号Vinp和Vinn产生的，Vbrefp和Vbrefn是从电源导轨产生的，为比较器提供参考电压。这些镜像节点可以在3 个比较器之间共享，因为3 个比较器中的2 个有相同的阈值和不同的极性(＋/－0.5Vref比较器阈值在2 位级中需要)，而零参考比较器不需要参考电压。＋/－0.5Vref比较器的过零点确定如下:

由于在1.5 位/级中的最后2 位闪存的偏移容限较大，因此比较器的偏移就很容易在规定范围内。

图9(a)为测试2 位子ADC 比较器的输入波形，图9(b)为测得的比较器输出波形。可以看到，当输入Vinp为2.999 9 V～3.000 1 V，Vinn为2.000 1 V～1.999 9 V 变化的斜坡电压，Vrefl和Vrefh分别设置为2 V 和3 V，采样频率为60 MHz 时，当Vinp电压比Vrefh高965 nV 时(Vinn比Vrefl低965 nV)，电路输出为高电平，能分辨的最小电压差为965 nV。这种结构组合能够很好地达到优化比较的目的和2 位闪存ADC 的性能。

图9 2 位子ADC 比较器性能

2.5 可编程时序偏差补偿的时钟发生器

除了偏移和增益失配外，各个时间交织通道中的采样时间失配也会产生调制边带，这将降低ADC的性能。为此，设计了一个低偏差时钟发生器，如图10 所示，其定时偏差效应依赖于公用的主Pre-clk信号作为采样时刻的判决，它为速度选择提供正确的时钟相位，其中，环形计数器中的D 触发器根据通道控制器输出而被旁路。

图10 可编程低偏差时钟发生器

2.6 详细电路实现

设计的ADC 采用0.18 μm CMOS 工艺焊接，采用MiM 电容选择。

图11 所示为整个ADC 芯片微缩封装照片，包括流水线ADC 的6 个通道、时钟发生器、Mux 和抽样器。通道2 和5 共享相同的时钟总线；片上解耦MOSCAP 用来填充所有未使用的空间，以实现VDD和Vcm的高度解耦；测得的有效面积仅为12.6 mm2。电容沿流水线按比例缩小，MDAC1 和MDAC8 的面积分别为0.32 mm2和0.1 mm2，芯片封装在一个68个引脚的CQFP 封装中；采用输出数据抽取的方法对ADC 输出数据进行下采样。选择5 作为下采样因子，避免了它与时间交织通道数(即1、2、3、4 和6)之间的共同因子，从而使得抽取的数据能够正确地从所有通道中采样全部数据点。

图11 ADC 芯片微缩封装照片

3 实验测试结果及分析

在对设计芯片的指标进行测试过程中，我们一共试制了3 个批次，时间跨度为半年之久(2018 年4 月～2018 年10 月)。为保证性能稳定可靠，每批次试制了3片进行测试。通过对第1 批次和第2 批次性能参数的测试，发现整体功耗略偏高，而且有效位数不稳定，经过修改设计，对第3 批次的全部通道选择的性能进行了测量，其结果如表1 所示；采用传统的正弦波柱状方法[15]对微分非线性(Differential Non-Linearity，DNL)和积分非线性(Integral Non-Linearity，INL)静态性能进行测试。图12 所示为6 个通道(360 Msample/s)ADC 的DNL 和INL 曲线，其他通道数的结果也在表1 中给出。从表1 可见，对于全部速度选项(对应不同的通道数量)，其DNL 和INL 都分别在0.8 和1.1 LSB(Least Significant Bit，最低有效位)范围内，且随着时间交织通道数量的增加，没有明显降低，因为时间交织仅产生失配类型的非理想特性，不影响ADC 的静态线性。

表1 ADC 测试性能

图12 ADC 的DNL 和INL 测量值(6 个通道)

图13 所示为采样频率fs＝360 Msample/s(6 个通道的抽取因子为5)、输入频率fin＝25.2 MHz、采用和不采用静态增益失配校正的ADC 的FFT 输出频谱。从图13 可见，采用校正的峰值SNDR 由43 dB 提高到了55 dB，SFDR 由46 dB 提高到了66 dB。

图13 测得的输出频谱(fs ＝360 Msample/s)

在不同采样频率下，也对ADC 在全部其他速度选项进行了测试。图14 所示为在fin＝25.1 MHz 时测得的SNDR 与采样频率的关系。从图14 可以看到，对于每个通道高达60 Msample/s 的全部速度选项来说，ADC 保持SNDR 大于55 dB(具有8.7 个ENOB)，而在较高的采样频率时，MDAC 中的沉降误差限制了ADC 的性能；图15 所示为fs＝60 Msample/s 每通道时的SDNR 与输入频率的关系，图15 表明，ADC 具有大于66 MHz 的有效分辨率带宽。

图14 fin ＝25.1 MHz 时对于全部速度选项的SNDR 与每个通道采样频率的关系

图15 全部速度选项的SNDR 与fin的关系

总之，本文设计的ADC 相比于现有设计的主要优势在于:(1)功率/速度的可扩展性；(2)仅使用了标称电源电压的67%，表明未来CMOS 工艺缩放有很大的空间；(3)全量程输入范围；(4)具有中等分辨率的非常高速的运行速度。

4 结束语

本文提出了一种采用0.18 μm CMOS 设计的1.2 V、10 位、60 Msample/s～360 Msample/s 速度可扩展的时间交织复位运放流水线ADC。通过选择性激活不同通道中的时钟和偏置电流，从而ADC 具有内置的60、120、180、240 Msample/s 和360 Msample/s 的速度可选；在低电压环境下，无需片上高压或自举开关，以及专门的电路技术(如双采样或运放共享)，本文提出的ADC 设计在全部速度选项都有55 dB 的SNDR；此外，提出的全部设计技术都具有很高的可扩展性，适用于先进的低电压深亚微米CMOS。